인프런 커뮤니티 질문&답변

안녕하세요 :)

우와.. 엄청빠르네요. ㅎㅎ

FPGA 에 올릴 수 있는 것으로 알고있습니다.

다만, 2-D Array 와 같은 Type 을 I/O Port 로 선언시 Verilog 는 불가하고, SystemVerilog 는 가능하다고 하네요. Vivado 는 SystemVerilog 를 지원하니까, 다음 링크를 참고하시어 코드 설정을 변경하면 사용가능하리라 판단됩니다. (해보지는 못했어요 ㅠ)

https://support.xilinx.com/s/article/52934?language=en_US 

 

참고로 Vivado 외에, ASIC을 위한 Synopsys tool 에서는 .v 로도 저런 위의 설정 없이 사용가능했었습니다.

정리하면

 

그 말은 array 로 구현했다면, 합성과 FPGA에 올리는게 불가하다는 말씀이실까요? 아니면 단지 xsim만 에러가 나는거일지 궁금합니다!

Xsim 에서 simulation 에 문제가 있습니다. 그외 합성은 가능하다 말씀드리고 싶어요.

실제 synthesis & implementation에는 array를 쓰면 안되나요?

사용하셔도 됩니다. 다만, Tool 마다 몇차원? 의 지원은 다르니 꼭 사용 Tool 의 Spec 은 확인해보셔야해요.

 

즐공하세요 :)