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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 2장] Testbench 와 DUT (Design Under Test) 란?

wire 와 reg 의 차이를 모르겠습니다.

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안녕하세요 matbi님 강의 잘 듣고있습니다.^^

기초가 부족하다보니, wire 와 reg 의 차이점을 모르겠어서 질문을 드리게 되었습니다.

이해가 조금 어려운 부분은.

동영상 7:30 부근에서 module 에서는 input i_clk = input wire i_clk 으로 input은 wire 가 default 라고 말씀을 주셨습니다.

반면 동영상 8:20 부근에서는 module tb_clock_generator 의 입력부근에 reg clk; 및 reg clock_en; 을 사용하셨습니다.

1. 제가 현재까지 따라가며 이해한 부분은 아래와 같은데 맞는 이해일지 확인/수정 부탁드립니다.

TB 에 사용되는 sitimulus(iuput) & check(output)은 각각

sitimulus(iuput) = reg

check(output) = wire 

를 사용하며

TB 내부의 DUT에 한해서는 input 과 output은 define 에 설정해두고, .i_clk (clk) 과 같이 '연결'해서 사용한다.

고 이해하는게 맞을까요??

2. 또한 reg 와 wire은 구체적으로 어떻게 다르며 어떤 상황에서 사용이 각각 적절할까요..??

긴글 읽어주셔서 감사합니다.^^ 동영상 완주까지 화이팅하며 질문도 조금 남기겠습니다 :)

답변 1

지식공유자

안녕하세요 :)

1. 제가 현재까지 따라가며 이해한 부분은 아래와 같은데 맞는 이해일지 확인/수정 부탁드립니다.

TB 에 사용되는 sitimulus(iuput) & check(output)은 각각

sitimulus(iuput) = reg

check(output) = wire 

를 사용하며

TB 내부의 DUT에 한해서는 input 과 output은 define 에 설정해두고, .i_clk (clk) 과 같이 '연결'해서 사용한다.

고 이해하는게 맞을까요??

이전에도 비슷한 질문을 받은적이 있어서 링크드립니다. (TB 와 DUT 의 차이를 이해하면, 해결되실 것 같아요.)

2. 또한 reg 와 wire은 구체적으로 어떻게 다르며 어떤 상황에서 사용이 각각 적절할까요..??

먼저 Verilog HDL 문법책을 보시는게 가장 좋은 이해가 되실 것 같아요.

reg 와 wire 의 "구체적으로" (가장 어려운 질문이죠? 정답은 IEEE 문서를 보시라... )

다음 링크도 참고해보세요.

질문자

감사합니다.!! 잘 이해가 되었어요 ^^

작성한 질문수