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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 5장] D FlipFlop 과 Reset 실습 (Reset 의 중요성은 여러번 말해도 됩니다.)

tb에서 o_value를 사용안하는데 왜 시뮬레이션 상에서 o_value 값이 존재하는지 궁금합니다.

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testbench 코드를 보면 DUT의 o_value를 사용하지 않기 때문에 ()를 비웠다고 하셨는데 왜 시뮬레이션상에서(강의상에서 10:57초)과 같이 동작이 하는지 궁금합니다.

d_ff_test.v 코드 안에는 출력 o_value들을 r_ff를 assign을 이용해 줬지만, testbench에서는 o_value를 위 코드에서 선언을 안했을 뿐 아니라 DUT 안의 .o_value()를 비워놨는데 왜 시뮬레이션 상에서는 o_value 값들이 존재하는지 궁금합니다.

testbench에서 input을 주면 DUT 내부에서 알아서 코드를 수행해서 시뮬레이션으로 나오는 것인가요?

말이 너무 길어져서 죄송합니다.

간단히 요약하면 testbench에서 o_value를 사용하지 않아서

.o_value들의 ()를 다 비워놨는데 왜 시뮬레이션 상에서는

o_value 값들이 존재하는지 궁금합니다.

항상 감사합니다.

verilog-hdl 임베디드 fpga

답변 1

설계독학맛비

지식공유자

안녕하세요 :)

hierarchy 상에서, DUT 는 존재하고 있습니다.

Hierarchy level 을 보면,

Testbench (최상위 Top) - DUT (Top 내부에 존재)

이렇게 되어 있고, 현재는 DUT 를 Wire 연결을 안했을 뿐이죠.

DUT 에서의 output 은 계속 나가고 있음으로, 신호 자체는 "존재" 합니다.

결론은

보고 계시는 신호는 DUT 의 output port 입니다.

즐공하세요 :)

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