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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 17장] HW 의 동작을 제어하는 FSM 을 이해해보자. (실습응용편)

FSM 관련 질문 좀 드리겠습니다!

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안녕하세요! 좋은 강의 늘 감사드립니다 !!

FSM always @(*) 구문에서

처음에 n_state = S_IDLE; 로 초기화 구문을 넣어주는거랑 default문을 추가해서 n_state = S_IDLE을 넣어주는거랑 완전히 같은 역할을 한다고 생각하면 될까요? 혹시 그렇다면 전자로 코딩 하시는 이유를 알 수 있을까요??

그리고 Verilog에서 저런식으로 특정 상수로 값을 초기화해도 합성 과정에서 별 문제 없이 잘 합성이 되나요 ?? 조합회로라 상관 없을 것 같다는 생각이 들었는데 순차회로의 경우에는 저런식으로 초기화 구문을 사용하면 합성이 되는지 안되는지도 궁금합니다!!

fpga 임베디드 verilog-hdl

퀴즈

하드웨어 설계에서 FSM(Finite State Machine)의 주요 목적은 무엇일까요?

데이터 저장 용량 최대화

제어 로직을 체계적으로 설계

클럭 주파수 자동 조정

전력 소모량 실시간 측정

답변 1

설계독학맛비

지식공유자

안녕하세요 :)

-> Tool 마다 다를 수 있기때문에 완전히 란 단어는 사용하지는 않겠습니다. 하지만 저는 같은 역할을 한다! 라고 알고 있습니다. 코딩 스타일일 뿐입니다. 저는 전자의 코딩 스타일(초기화)을 선호하구요. 실수로 default 를 빼먹을 수 있기 때문입니다. default 가 없으면 원치않는 Latch 를 만듭니다.

-> 잘 합성 됩니다. (FPGA 강의에서 해당 코드를 적극 사용하고 있어요!)

FSM always @(*) 는 순차회로가 아닌 조합회로 입니다.

* 는 모든 입력이 포함된 것을 의미하므로 모든 입력을 쓰는 것과 같습니다. * 기호를 사용하면 입력이 변경될 때마다 항상 변경되는 것이기 때문에, 모듈이 순차가 아닌 조합 회로를 기술할 때 유용합니다.

순차회로 F/F 은 초기화 + default 를 넣으실 필요가 없습니다. 왜냐하면, F/F 소자 자체가 유지한다가 기본 개념으로 존재하기 때문이구요. 즉, full condition 문을 작성하지 않으셔도 아무 문제가 없습니다. 오히려 초기화를 reset 이 아닌 저렇게 blocking assign 으로 하면... 그건 문제가 될 것 같네요.

즐공하세요 :)

wpdltms8765

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