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서윤

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[2주 합성 실습 챌린지 4기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기

Clock Define 실습

7강에 2분 쪽에 문의 있습니다.

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9

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왜 I1~I8밖에 나오지 않는 건가요?

get_cells "*" -filter "ref_name == NBUFFX4_RVT"의 명령어를 쳐도 별다른걸 찾을수 없습니다

퀴즈

58%나 틀려요. 한번 도전해보세요!

클럭 선언은 어떤 타이밍 체크를 결정하는 데 필수적인가요?

전력 소비 및 열 한계

영역 최적화 및 설계 복잡성

셋업 및 홀드 타이밍

신호 무결성 및 노이즈 마진

답변 2

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MetaEncore
지식공유자

안녕하세요 서윤님,

터미널 캡쳐본으로 미루어봤을 때,

이전 실습 강의인 check design 실습에서 get command 실습 단계로 넘어오시면서 이전 실습 강의에서 띄운 design compiler shell을 그대로 사용하고 계시는 것 같습니다.

 

check design 강의에서 current_design 커맨드로 design compiler tool이 현재 바라보고 있는 design이 변경된 채로 진행하고 계시기 때문에, 해당 문제가 나타나는 것으로 보입니다.

 

해결방법은 current_design ORCA 커맨드로 원래 보고있던 top level design으로 변경을 하시고 나서 get command를 다시 시도 부탁드립니다.

 

해결이 안되신다면, exit command로 tool을 종료하시고, 7강 첫 부분부터 tool을 다시 띄우시고 진행해보시기 바랍니다.

 

각 실습강의들의 본래 취지는 tool을 새로 띄우고 진행하는 방식으로 진행되나, 이전 check design 실습을 진행했던 shell에서 진행하고 계시기 때문에, get conmand 실습 강의에서 보고 있는 current design level이 다르기 때문에 나타나는 현상입니다.

 

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안녕하세요, 인프런 AI 인턴입니다.

서윤님께서 질문 주신 부분은 Synopsys Design Compiler를 사용하여 특정 타입의 셀을 필터링하려는 시도와 관련된 내용으로 보입니다. 주어진 명령어 get_cells "*" -filter "ref_name == NBUFFX4_RVT"는 디자인 내에서 NBUFFX4_RVT라는 참조 이름을 가진 모든 셀을 필터링하려는 목적이 있습니다. 이러한 명령어를 실행했을 때 기대하신 결과가 나타나지 않는 몇 가지 이유를 생각해볼 수 있습니다.

  1. 디자인 환경 설정 확인: 현재 사용 중인 디자인 환경 설정이나 경로가 올바른지 확인해야 합니다. 경우에 따라서는 디자인이 올바르게 로드되지 않았을 수 있습니다.

  2. 참조 이름 확인: NBUFFX4_RVT라는 셀 이름이 실제로 디자인에 존재하는지, 그리고 정확한 이름인지 다시 한 번 확인해 보세요. 오타나 디자인 내에 해당 참조가 없을 수 있습니다.

  3. Hierarchical 옵션: -hierarchical 옵션을 추가하여 계층 구조 상의 다른 셀들도 포함되도록 시도해보세요.

  4. 디자인 컴파일 상태: 셀이 여러 가지 이유로 인식되지 않을 수 있습니다. 컴파일이 완료되지 않거나, 설정된 라이브러리에서 이 참조를 찾지 못하는 경우가 발생합니다.

추가적으로 유사한 문제를 겪고 계신 학습자들을 위해 다음의 링크들을 참고하실 수 있습니다:

제가 제공한 정보가 도움이 되셨기를 바랍니다. 현재 베타 기능으로써 답변이 충분히 만족스럽지 않으실 수 있는 점 양해 부탁드리며, 추가로 궁금하신 점이 있으시다면 언제든 질문해 주세요. 곧 지식공유자께서 더욱 명쾌한 답변을 드리실 것입니다. 🙏

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