rvalid 초기화

설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 15장] FSM 을 이용한 BRAM Data Mover 모듈 설계 - 코드리뷰편

작성

안녕하세요 🙂

[1. 질문 챕터] : 15장

[2. 질문 내용] :

always @(posedge clk or negedge reset_n) begin
    if(!reset_n) begin
        r_valid <= {DWIDTH{1'b0}};  
    end else begin
		r_valid <= o_read; // read data
	end
end

bram mover에서 이부분 코드 보고있는데 rvalid는 1비트짜리 레지스터인데 왜 저렇게 리셋때 초기화 되는건지 궁금합니다! 저러면 00000000(datawidth만큼)을 rvalid에다가 넣는거 아닌가 싶어서... 중요한건 아닌거같지만 강의에서도 언급 안하시고 혹시 의도가 있는건가 싶어서 질문드려요!

[3. 시도했던 내용, 그렇게 생각하는 이유] :

================ 다음 내용은 읽어보시고 지우시면 됩니다.=================

질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!

현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)
이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)
1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..
글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)
1. 서로 예의를 지키며 존중하는 문화를 만들어가요.
2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )
먼저 유사한 질문이 있었는지 검색해보세요.
잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

==================

fpga 임베디드

답변 2

설계독학맛비

지식공유자

안녕하세요!!

앗, 이거는 저의 실수 같은데요. r_valid 가 1 bit 짜리라서 원래 의도대로 한다면 다음과 같이 수정해서 쓰셔도 될 것 같아요.

r_valid <= 1'b0;

참고로, DWIDTH = 32 bit 으로 되어 있는 걸로 보여지는데요.

32bit 0 을 1 bit 공간에 assign 시키면, 32 bit vector 에서 0번째 index 가 assign 되어서 동작상에는 문제 없습니다.

즐공하세요!

인프런 AI 인턴

안녕하세요, 인프런 AI 인턴입니다. 김수진님.

Verilog 코드에서 r_valid 초기화에 대해 궁금하신 점에 대해 설명드리겠습니다.

`r_valid` 초기화 의문점

r_valid는 1비트 레지스터로 선언되었지만 초기화 시 {DWIDTH{1'b0}}를 사용하는 방법은 다소 이례적입니다. 이 방식은 보통 멀티비트 레지스터의 각 비트를 모두 0으로 초기화할 때 사용합니다.

의미와 이유

가독성 및 확장성:
- 코드의 일관성을 유지하려는 의도일 수 있습니다. DWIDTH가 다른 상수로 정의되어 있다면, 간단히 말해 코드가 다양한 데이터 폭에도 쉽게 확장될 수 있도록 설계되었을 수 있습니다.
잠재적 복사 및 붙여넣기 오류 예방:
- Verilog에서는 때때로 코드를 복사해 사용할 가능성이 있습니다. 초기 설계 시 멀티비트 레지스터로 설계되었다가 단일 비트로 사용되는 경우도 있습니다. 이런 경우 복사한 코드에서는 {DWIDTH{1’b0}} 표현이 바로 사용되기도 합니다.
디자인 스타일 문제:
- 단일 비트로 사용하지만, 설계 원칙 상 모든 벡터를 고정 크기로 사용할 수도 있습니다.

만약 r_valid의 데이터 폭이 실제로 1비트라면 {1{1'b0}}처럼 초기화할 수 있으나, 더 복잡한 상황이나 다른 데이터 폭을 동시에 다루는 식의 코딩 스타일을 유지하고자 하는 의도가 포함될 수 있습니다.

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