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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[Verilog HDL/FPGA 외전1 - 시계만들기] Chapter 2. 시,분,초 만들기 - Part2

cascade구조를 활용한 Watch의 Delay

해결된 질문

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수정됨

1

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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

  1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

  2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

    1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

  3. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)

    1. 서로 예의를 지키며 존중하는 문화를 만들어가요.

    2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )

  4. 먼저 유사한 질문이 있었는지 검색해보세요.

  5. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

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이제 Watch만 들으면 1회독 끝나고, FPGA 강의와 함께 2회독을 돌릴 예정입니다 ㅎㅎ

 

강의를 수강중에 질문이 생겨 물어보고자 글을 쓰게 됐습니다.

[이해한 부분]

  1. 코드에서 Delay를 고려하지 않는다면 D-F/F에 의해 1 Cycle의 Delay가 발생하게 된다. (육안으로는 확인하기 쉽지 않다. 100만분의 1초)

  2. 이를 보정하고자 코드 내 Delay 2정도를 감안하게 해주는 코드를 입력한다.

[궁금증]

제가 배우기론 Critical Path에 의한 딜레이도 존재하고, 복잡한 Logic일수록 영향이 크다고 알고 있습니다.

 

[질문사항]

  1. Simulation 상에서는 Critical Path에 의한 Delay는 고려하지 않는지.

 

  1. 첫번쨰 구조에 비해 Cascade구조는 1시간 = 60분 = 3600초 로 초 -> 분 -> 시 순으로 증가한다고 이해했는데, 이렇게 되면 Delay의 영향이 더 커지게 되는것은 아닌지

 

  1. 몇 광년을 측정할 경우, 2번방법이 가장 좋다고 하셨는데 이부분을 듣고 나니 제가 2번에서 질문한 것과는 전혀 반대되는것 같습니다.

     

    Pipeline 개념으로 수도관에 물이 채워져있고, 신규 입력에 대해 밀어내기 때문에 빠른 동작이 가능한 것이라고 이해하는게 맞는걸까요?

 

질문내용이 강의내용에서 살짝 벗어나는것 같긴 한데, 이번 강의를 수강하며 궁금증이 생겨 질문드립니다!!

 

(실제로 면접에서 Timing관련 Simulation 동작을 작성하라고 했는데 상태변화에만 집중한 나머지 Timing 부분을 고려하지 못했던 경험이 있어서요 ㅠ)

 

답변 1

1

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설계독학맛비
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안녕하세요 🙂

질문주신 내용은 "critical path", "propagation delay" 를 공부하시면 답이 되실 것 같고요.

학교에서 알려준 것 같은데 과목명은 기억이 안나네요.

실무도 중요하지만, 이론 지식의 Base 가 있어야 한다고 생각해요.

개인적으로 이론적인 내용은 다음 책도 공부해보시면 좋을 것 같아요.

이 책 공부해보시면.. 시야가 달라지실 겁니다. 질문주신 내용은 쉽게 이해하실 수 있을꺼라 장담해요.

양이 많지만, 그래도 정말 좋은 책.. 입니다 🙂

"Advanced Chip Design, Practical Examples in Verilog"

 

[질문사항]

  1. Simulation 상에서는 Critical Path에 의한 Delay는 고려하지 않는지.
    => 정확한 답은 실제 합성하고 해봐야 알 수 있어요. Sim 만 보고 알 수 없죠. 하지만 설계 경험이 쌓이면 대략적으로 이정도 로직은 Critical path 가 되겠다 감이 오더라고요.

 

  1. 첫번쨰 구조에 비해 Cascade구조는 1시간 = 60분 = 3600초 로 초 -> 분 -> 시 순으로 증가한다고 이해했는데, 이렇게 되면 Delay의 영향이 더 커지게 되는것은 아닌지
    => F/F to F/F 내의 delay 가 중요합니다. F/F to F/F 내의 딜레이를 최소화 해야 high freq 를 달성할 수 있어요.

 

  1. 몇 광년을 측정할 경우, 2번방법이 가장 좋다고 하셨는데 이부분을 듣고 나니 제가 2번에서 질문한 것과는 전혀 반대되는것 같습니다.

     

    Pipeline 개념으로 수도관에 물이 채워져있고, 신규 입력에 대해 밀어내기 때문에 빠른 동작이 가능한 것이라고 이해하는게 맞는걸까요?
    => 앞선 2번의 답과 유사합니다. F/F to F/F 내에 존재하는 로직의 양을 생각해보시면 될 것 같아요.

 

즐공하세요 🙂

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답변 감사합니다!

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