대학원 관련 질문

안녕하세요. 🙂

먼저 설계독학 강의를 성실히 따라와 주셔서 더욱 감사드립니다.

지금 보내주신 고민은, 저뿐 아니라 많은 분들이 비슷한 경로에서 마주하는 지점이라 생각합니다. 저 역시도 학부나 대학원에서 선택한 도구와 연구 주제가 향후 진로에 어떤 영향을 줄지, 어떤 결정을 해야 현명할지를 고민한 시간이 있었습니다. 아래에 제 경험과 판단 기준을 바탕으로 조심스럽게 의견을 정리해 보았습니다. (정답 아닙니다 하하)

1. Chisel이라는 언어의 위치와 전망에 대하여

Chisel은 분명히 좋은 언어이고, RISC-V 생태계의 성장과 함께 연구계 및 스타트업, 몇몇 기업을 중심으로 사용 사례가 확대되고 있습니다. 특히 Rocket-chip, Chipyard, Espresso와 같은 RISC-V 기반 오픈소스 설계들이 Chisel 기반으로 이루어져 있어, 이를 공부하는 과정에서 구조적인 설계 방법을 배울 수 있다는 점은 큰 장점입니다.

하지만 말씀하신 대로, 산업 전반에서의 사용률은 아직 제한적입니다. 국내 대기업이나 중견 기업의 RTL 팀에서는 여전히 Verilog/SystemVerilog가 중심이고, Toolchain 또한 이에 맞춰 돌아갑니다. 특히 Verification 환경은 SystemVerilog UVM 기반이 대부분이고, 실제 프로젝트를 수행하기 위해선 기본적인 HDL 사용 능력은 필수로 요구됩니다. 현재 현업에서는 HLS 툴은 유료툴을 사용합니다. 제 경험상 3개의 Tool 을 사용해 봤고요. Catapult, Vitis, Stratus HLS 를 사용했었습니다.

즉, Chisel 이라는 언어 만으로는 단기적인 취업 시장 관점에서는 Chisel 단독의 역량은 메리트를 주기 어려워 보입니다.

2. 현재 위치에서의 선택: 계속 갈지 or 전환할지 ?!

Chisel을 주로 사용하는 부서에 소속되어 있으시고, 연구 과제도 이에 맞춰 이루어지고 있다면, Chisel 기반의 프로젝트 완성과 이를 통한 설계 능력 입증도 하나의 경로입니다. 다만, 목표가 명확히 취업에 있다면, 그리고 그 취업이 일반적인 반도체 설계 분야라면, Verilog/SystemVerilog 기반의 ASIC or SoC 설계 역량을 갖추는 것이 우선순위가 됩니다.

따라서 지금의 위치에서 Chisel을 병행하며 Verilog도 개인적으로 학습하거나, 혹은 전공 연구실 자체를 전환하여 좀 더 명확히 산업계에서 요구하는 언어와 툴셋 중심으로 학습하는 방향을 택하는 것도 충분히 타당합니다. 말씀처럼 1년 늦어지는 것은 전혀 큰 손실이 아닙니다. 방향이 맞으면, 시간은 따라오게 되어 있습니다.

3. HLS와의 관계에 대하여

요즘 HLS가 주목받고 있는 것은 맞지만, 이는 RTL 설계자의 수요를 대체할 정도로 성숙된 분야는 아닙니다. 오히려 RTL 설계자의 시야를 넓히는 보완적 도구로 이해하는 것이 맞습니다. 즉, HLS가 있다고 해서 Verilog가 약해지는 것이 아니라, RTL을 잘 아는 사람이 HLS를 다루면 훨씬 유리한 구조입니다. Chisel도 마찬가지입니다. 결국 “어떤 하드웨어를 얼마나 정밀하게 설계할 수 있는가”가 본질입니다.

4. 결론

• 지금 위치에서 Chisel만으로 커리어를 준비하는 데에는 제약이 있습니다.

• 목표가 분명한 만큼, Verilog/SystemVerilog 기반의 연구실로의 전환은 좋은 선택이 될 수 있습니다.

• 시간을 들여서라도 산업계에서 쓰이는 도구와 언어를 기반으로 설계 역량을 기르는 것이 취업과 이후 경력에 훨씬 도움이 될 것입니다.

• Chisel은 RISC-V를 포함한 특정 설계 생태계에서 병행하여 학습하면 좋은 보조 무기 정도로 접근하시는 것이 현실적입니다.

말씀처럼, 모든 선택은 본인의 몫이고, 저의 이야기는 참고일 뿐입니다. 다만 그 고민을 나눠주셨기에 저 역시 최대한 성의 있게 응답드리고 싶었습니다. 선택의 기로에서 올바른 방향을 잘 잡으시길 응원하겠습니다. 화이팅 하세요!!