안녕하세요 맛비님.그동안 맛비님의 강의를 들으며 정말 많이 배울수 있었습니다. 너무나 좋은 강의 감사합니다.(1~3번째 강의는 연구원 계정으로 수강하였습니다.)제가 글을 작성하게 된 이유는, 많은 고민을 하다 현직자이신 맛비님의 생각을 여쭙고 싶어 글을 작성하게 되었습니다.현재 저는 올해 3월부터 학연과정으로써 대학원 석사과정에 진학하여 디지털회로설계 분야를 공부하고 있습니다.학연과정에 대해 간단히 설명드리자면 대학원에서는 이론적인 수업만 듣고, 그외의 과제참여 또는 개인 프로젝트는 연구원에서 진행중에 있습니다.다만 대학원 진학전 갑작스럽게 부서가 변경되어 verilog가 아닌 chisel을 주로 사용하여 공부를 하고있습니다.저는 박사까지의 연구가 아닌, 석사과정을 마치고 취업을 하기위한 목표로 대학원에 진학하였습니다.그렇다 보니 제가 접한 chisel에 대해 공부하면서 알아보았을때, 대부분의 산업계에서는 아직 chisel을 다루지 않는것 같아 자꾸 의구심이 생기게 되었습니다.물론 chisel을 공부하면서 서브로 verilog과 system verilog를 공부하여 개인 프로젝트로 하는 방법도 있겠지만, 지금은 현재 과정을 그만두고 vlsi, soc 즉 verilog와 system verilog 를 중점적으로 하는 연구실로 새롭게 진학을 할까 고민중에 있습니다.물론 1년 늦게 졸업하겠지만 큰 손해라고 생각되지 않습니다. 하지만 요즘 HLS가 뜨고있는 가운데 너무 섣부른 판단이지 않을까 하는 생각에 실제 현업에 몸담고 계신 맛비님의 생각을 여쭙고자 글을 작성하게 되었습니다.수업과는 거리가 먼 질문이라는것을 너무나 잘 알고 있습니다.. 죄송합니다.맛비님께 부담을 드리려는 의도는 아니라는걸 꼭 말씀 드리고싶습니다.(정말 정말 부담을 드리고 싶지 않기 때문에 추가적으로 말씀드리자면 제 인생은 제가 책임져야하고 맛비님의 생각은 당연히 참고로써 들어야 한다고 생각합니다. 다만 맛비님이 생각하시기에 현재 산업계에서 chisel은 어느정도 인지, verilog쪽의 전문성을 다소 포기하더라도 chsiel을 공부하였을때 메리트가 있을지가 궁금하였습니다.)이러한 글을 써보는 것이 처음이라 두서없이 작성한 것 같습니다. 혹여나 실례가 되었다면 죄송합니다.

강의 여러번 보고 있는데요..자꾸 vivado 설치가 여기서 멈춰서 더이상 진행되지 않은지 3번은 된 것 같습니다....root 계정은 아예 gui가 안뜨고 커맨드 모드도 똑같이 따라쳤는데 안되어서제 local계정에서 설치를 하고있는데 여기서 계속 멈춰서 진행이 되지 않습니다..도움 좀 부탁드립니다ㅠㅠㅠㅠ  

안녕하세요.현재설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복) 강의를 이수 중인 수강생입니다. 수업을 듣던 중 아직 제 역량이 부족하다고 판단이 돼서, 기간 안에 강의를 이해하기 힘들지 않을까 싶습니다. 혹시 강의 제한 기간을 연장하거나 수강을 일시 중지하는 방법이 있을까요 ??  

안녕하세요 맛비님! 공부를 하며 말로 설명하기는 어렵지만 궁금한점이 있어 글 남깁니다!!질문이 추상적이라 죄송합니다 ㅠㅠ 이미 Verilog1강의를 수강하고 FPGA도 중간 이상 수강한 상태이지만, 아직까지 저만의 공부법을 찾지 못하는 중입니다. 맛비님의 강의를 듣고, 실습코드를 실행해보고, 분석을 하는 과정을 통해 실습프로젝트를 진행했습니다만 은뭔가 온전히 제 것이 된 것 같지 않다는 생각이 꾸준히 듭니다. 물론 제 노력이 부족해서일 수도 있습니다. 하지만 음.. 새로운 시각으로 생각하는 것이 어렵게 느껴집니다. 예를 들어서카운터를 설계할 시, 디지털 신호 이외의 예상치 못한 요소(전압이 튄다던지 등) 를 제어하고자 overflow 조건을 제시한다던지다른분들 질문글 중 하나였는데 for문을 1억번 돌리면 어떨까?라는 생각으로 실습을 진행하고 SW는 23초가 걸렸는데, HW는 1초가 걸렸다라는 결과를 도출해냈다던지 위 내용을 적다보니 식견(?), 다른 관점에서 파악하는 역량이 부족하다고 생각합니다.맛비님께 답을 구하는 것이 아닌, 맛비님께서도 이러한 고민이나 경험을 해보셨는가를 듣고 싶습니다!! <세 줄 요약>교육은 들었다.먼가 식견이나 다른 관점에서 보는 역량이 부족한 것 같다.맛비님의 경험을 듣고 싶다!너무 추상적이고 긴 질문이지만 꾸준히 고민하던 질문이라 이렇게 올려봅니다...

멘토링을 신청하고자 하는 수강생입니다. 1월20일/27일은 꽉차있는거 같고 2월 이후는 아직 안열린거같은데 혹시 멘토링이 현재는 운영을 안하는 것인지, 아니면 운영예정인데 아직 열리지 않은것인지 궁금합니다~!!

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안녕하세요. 이제 4학년 막학기를 다니는 전자공학과 학생입니다. 최근에 설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)를 완강하고 복습중인데 고민이 있습니다. 많은 회사들 채용 안내를 보니 AMBA 경험을 많이 보더라구요. 학교에서는 배우지않아서 들을까하는데 학습대상이 현업 1~2년차 이상 수준 지식을 갖추신 분, HW 설계 현업자, 석박사급 지식을 소유하신 분이어서 잘 이해할수있을까 고민입니다. 사실 4학년이고 많이 공부는 해서 코드를 보면 이해는 하는데 직접 프로젝트보고 설계하려고하면 너무 막막한 수준입니다..좀더 공부하고 현업가서 수강할지 고민이네요.

안녕하세요 맛비님.취업을 목적으로 수강하고 있는 학생입니다.Verilog HDL을 사용하는 설계 관련 직무에 있어서,회사가 요구하는 역량중에 Python/Perl, C/C++등의 언어도 필요로 하는 회사가 많은 것 같습니다.추가적으로 공부를 해보려고 하는데, 어느 부분에서 저런 언어들이 사용되는지, 혹시 추천해 주실 만한 공부법이 있는지 궁금합니다.항상 좋은강의 감사합니다.

현재 강사님께서 올려주신 강의들은 대부분 Arty A7 보드를 사용하고,현재 강의만 Zynq 보드를 활용하고 있는데,Arty A7을 사용한 다른 강의들도 Zynq 보드로 실습이 가능 한가요?아니면 추후에 Zynq 보드를 활용한 강의를 추가적으로 더 만드실 예정인가요?앞으로도 FPGA 활용 및 Verilog, SystemVerilog 등 디지털 회로 관련 강의 많이 만들어 주셨으면 좋겠습니다!!!감사합니다 ㅎㅎ

제가 지금 시스템반도체 디지털 설계관련해서 fpga 관련 프로젝트를 혼자 하려고 해요. 지금 idec(이라는 교육을 아시나요...?)에서 트랙교육을 전문적으로 수행하고 있는데.... 아무래도 혼자 프로젝트를 진행해야 할 것 같은데... 제가 지금 맛비님 강의와함께 베릴로그나 시언어는 계속 하고 있는데 막상 프로젝트를 돌입해서 설계를 하자니 주제부터..... 어디서 뭘 어떻게 계획하고 어디서 정보를 얻어야 할지도 막막합니다....이 프로젝트로 이 전문교육기관에서 기업체들과의 취업도 연결되어있어서 꼭 이력서에 넣어야 할만한 프로젝트가 정말 필요하거든요... 혹시 어떤 조언이라도 정말 간절히 부탁드릴게요....

강의진행률이 99.52%에서 넘어가지질 않습니다..문의드립니다.마지막 페이지 212/213에서 끝납니다..