안녕하세요. 설계독학의 ETA입니다.
현) Global Top5 Fabless기업에서 HW IP 설계하고 있습니다.
여러분께 3번의 이직의 경험과 노하우를 실전 코딩 문제 강의를 통해 공유하고자 합니다.
설계독학과 함께할 수 있는 링크입니다. 함께 즐공하고 성장해요!
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thiết kế tự học's Verilog 마스터 Season 1 (hoàn thiện sự nghiệp nhảy vọt của kỹ sư thiết kế số qua bài Test 코딩 thực chiến)thiết kế tự học's Verilog 마스터 Season 1 (hoàn thiện sự nghiệp nhảy vọt của kỹ sư thiết kế số qua bài Test 코딩 thực chiến)thsalswo8792272
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155ns 타이밍 이슈에 관한 궁금증(?)
안녕하세요 어진님 혹시 어떻게 고치셨을까요?제가 아래와 같이 한줄을 추가해서(사진) 결과를 보니(사진)155ns에는 13으로 찍히고있습니다.어느 부분에 코드를 넣으셨을까요?코드 수정해주신 부분을 공유해주시면 확인해보겠습니다. 감사합니다.
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build 오류
안녕하세요 venusdj1007님,혹시 .bashrc 을 열면 아래와 같은 부분이 있나요?export DISPLAY=$(cat /etc/resolv.conf | grep nameserver | awk '{print $2}'):0이걸 아래 처럼 주석 처리하시고 vs code에서 새로 터미널 열어서 다시 시도해보시겠어요?#export DISPLAY=$(cat /etc/resolv.conf | grep nameserver | awk '{print $2}'):0 만약 이래도안되면 말씀부탁드립니다. 감사합니다.
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VIVADO 환경
안녕하세요. ldh001208님.강의의 환경이 리눅스인 이유 중에 하나가 제가 다녔던 회사들을 포함한 대부분의 회사의 설계 환경이 리눅스로 되어있기 때문입니다. 회사에서의 환경이 미리 적응해본다고 생각하시고 시도해 주시길 바랍니다. 처음엔 조금 불편하시더라도 금방 익숙해 질 수 있으실 거라 믿습니다! 혹시 더 궁금한 점 있으시면 언제든지 글남겨주셔요~
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코딩테스트
안녕하세요 venusdj1007 님, 좋은 질문 감사합니다.모든 모듈의 기본적인 목표는 입력에 따라 원하는 출력을 만들어내는 것입니다. 코딩테스트 문제 역시 대부분 “특정 입력이 주어졌을 때 특정 출력이 나와야 한다”는 형태로 주어지는 경우가 많습니다. 달라지는 것은 주로 모듈명이나 포트명 정도이며, 포트 선언을 wire로 할지 reg로 할지에 따라 설계 방식이 조금 달라질 수 있습니다.물론 말씀하신 것처럼 모듈 자체를 자유롭게 설계하게 하는 문제가 나올 가능성이 전혀 없는 것은 아닙니다. 예를 들어,카운터 설계메모리 컨트롤러 설계인터럽트 컨트롤러 설계와 같은 문제들이 그러한 경우입니다. 하지만 실제 코딩테스트는 짧은 시간 내에 문제를 해결해야 하기 때문에, 입출력 조건 없이 자유롭게 설계하는 형태는 확률상 낮습니다.질문 주신 부분에 대해 정리하면:실제 기업 코딩테스트에서 input 종류와 output의 종류는 주고 시작하나요?100%는 아니지만 대부분 그렇습니다. 실제로 일부 기업에서는 미리 작성된 코드의 괄호 안을 채우는 방식의 필기시험을 보기도 하지만, 대체로 “입력이 주어지면 원하는 출력이 나와야 한다”는 조건을 만족하는 문제 형태가 훨씬 흔합니다.제가 코딩을 할 때에는 아무래도 모듈명부터 모든 것을 제가 전부 설계하는데, 이렇게 연습을 해도 괜찮을까요?지금까지 설계하신 모듈들도 결국은 “입력 → 출력 요구사항”이 있었을 것이라 생각됩니다. 이 강의에서는 모듈명과 입출력이 주어진 상태에서 문제를 푸는 방식을 다루고 있으며, 이는 실제 코딩테스트에서 가장 많이 나오는 형태와 유사합니다. 또한 강의 문제들을 충분히 연습하시면, 만약 자유롭게 모듈을 설계해야 하는 문제가 나오더라도 대비가 될 수 있다고 생각합니다.결론적으로, 현재처럼 모듈 전체를 직접 설계하면서 연습하는 것도 도움이 되고, 강의에서 제공하는 형태의 문제를 병행해서 풀어보신다면 실제 코딩테스트 대비에 충분히 효과적일 것입니다. 혹시 추가적으로 궁금하신 점이 있다면 언제든 자유롭게 글 남겨주셔요~
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L1-P12 인터럽트 제어 질문
안녕하세요 손민재님,질문 주셔서 감사드립니다. 민재님 열정에 따봉을 드립니다!아마 파형상으로 보면 0으로 값이 변경이 예상되는 구간은 95ns에서 105ns까지 일 것 같네요.제가 손민재님 코드를 그대로 넣어서 돌려보았는데요.ack 가 1인 클럭의 상승 엣지 시점에 active와 service 값이 0 으로 초기화 되는 것을 확인할 수 있었습니다.(사진)./clean 하고 다시 ./build 를 하여도 동일한 증상이 나타날 경우 다시 한번 말씀 부탁 드립니다.파형을 보니 조금만 코드를 손보면 답안에 도달하실수 있을것 같으십니다.화이팅하셔요!
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