Verilog Master Season 1 của 설계독학 (Bước nhảy vọt trong sự nghiệp của kỹ sư thiết kế số thông qua các bài toán coding test thực tế)

Name: Verilog Master Season 1 của 설계독학 (Bước nhảy vọt trong sự nghiệp của kỹ sư thiết kế số thông qua các bài toán coding test thực tế)
Price: 275000 KRW
Rating: 5 (5 reviews)

Đã đến lúc kiểm tra trình độ thiết kế của bạn. Trong thiết kế mạch bán dẫn, ngôn ngữ quan trọng nhất.. chính là Verilog. Hãy tự giải các câu hỏi thực tế đã được ra trong phỏng vấn thiết kế mạch trong và ngoài nước để tự đánh giá kỹ năng Verilog của mình. Bài kiểm tra code Verilog giờ đây không còn là lựa chọn mà là bắt buộc. Mẹo thực chiến của ETA, người xuất thân từ trường đại học địa phương và đã vào công ty bán dẫn nước ngoài, đừng bỏ lỡ!

(5.0) 5 đánh giá

65 học viên

Verilog HDL

system-verilog

Đánh giá từ những học viên đầu tiên

Bạn sẽ nhận được điều này sau khi học.

Google, Apple, Qualcomm, v.v. Chuẩn bị phỏng vấn dựa trên các câu hỏi đã ra.
Kinh nghiệm thiết kế Verilog thực chiến

Khi tuyển dụng vị trí thiết kế kỹ thuật số, bài kiểm tra lập trình được sử dụng thường xuyên hơn so với suy nghĩ ban đầu. Đối với các startup hoặc công ty nước ngoài tập trung vào thiết kế, bài kiểm tra thiết kế Verilog gần như là bắt buộc. Ngay cả khi không có bài kiểm tra, họ vẫn xác minh khả năng hiểu biết về thiết kế và tư duy code thông qua phỏng vấn trực tiếp, do đó nếu bạn đang chuẩn bị cho sự nghiệp trong lĩnh vực thiết kế thì 'quá trình trực tiếp giải quyết các bài toán thiết kế Verilog' sẽ là một trải nghiệm quan trọng.

✅ Được cấu trúc dựa trên các câu hỏi thực tế được ra trong phỏng vấn thiết kế mạch trong và ngoài nước.

✅ Tập trung vào thực hành để học cú pháp Verilog và nắm vững các khái niệm thông qua việc thiết kế trực tiếp bằng tay.

✅ Kỹ sư với 11 năm kinh nghiệm truyền đạt kinh nghiệm thiết kế tích lũy từ thực tế công việc qua từng đoạn mã.

✅ Đáp ứng nhu cầu của tất cả mọi người từ sinh viên đại học/người chuẩn bị việc làm đến kỹ sư mới vào nghề/junior, và cả những người có kinh nghiệm muốn chuyển việc.

ETA, thành viên của nhóm 설계독학맛비, là kỹ sư thiết kế bán dẫn với 11 năm kinh nghiệm và có hiểu biết sâu sắc về thực tế Verilog hơn ai hết.

Dẫn dắt 2 dự án sản xuất hàng loạt tại công ty fabless vừa và nhỏ, có kinh nghiệm toàn bộ quy trình thiết kế frontend
Tại một công ty chuyên thiết kế IP phần cứng hiếm có trong nước, đã có 3 năm kinh nghiệm thiết kế và debug Verilog
Hiện đang làm thiết kế thực tế năm thứ 3 tại công ty nước ngoài thuộc Global Top5 Fabless

Khóa học được đảm bảo bởi Top Knowledge Sharer, thiết kế tự học có hương vị đậm đà.

Xin chào, tôi là 설계독학맛비. Tôi đã thành lập một nhóm chia sẻ kiến thức cùng với các chuyên gia thực tế trong lĩnh vực bán dẫn để truyền đạt 'thiết kế thực sự' của bán dẫn và những hiểu biết sâu sắc về sự nghiệp dựa trên thực tế.

Khóa học này là khóa học đầu tiên của crew member, được Matbi - người có nhiều năm kinh nghiệm giảng dạy - trực tiếp kiểm tra và chỉnh sửa từ cấu trúc đến giải thích, code thực hành, đồng thời tự tay chỉnh sửa tất cả video để hoàn thiện thành nội dung giáo dục tối ưu.

Cấu trúc chương trình học Season 1

00. Cấu hình môi trường
Cài đặt Vivado, thiết lập môi trường mô phỏng, học cách sử dụng công cụ
Level 0: Giải bài tập thiết kế cơ bản
Gate, bản đồ Karnaugh, vector/scalar, câu lệnh điều kiện, module, flip-flop, counter, FSM, viết testbench, v.v.
Level 1: Giải quyết bài tập thiết kế mở rộng thực tế
Parity, Mux, Adder, ALU, Bin2Gray, điều khiển ngắt, pipeline, parameterization, v.v.
Triển khai và xác minh các bài toán thiết kế mạch thực tế bằng Verilog.
Tóm tắt kết thúc
Tổng hợp các khái niệm cốt lõi Lv0, Lv1, review code sai, cung cấp tóm tắt chuẩn bị phỏng vấn

Sau khi hoàn thành khóa học này,

Có thể tự viết được cú pháp và cấu trúc cốt lõi của Verilog HDL.
Có thể triển khai các bài toán thiết kế xuất hiện trong phỏng vấn trong thời gian giới hạn.
Bạn sẽ có được sự tự tin để có thể trực tiếp thực hiện hoạt động và xác minh phần cứng.
Bạn có thể trang bị đầy đủ kỹ năng cần thiết cho khóa học nâng cao (Season2) - bước tiếp theo. (Dự kiến mở vào đầu năm sau)

Hẹn gặp lại trong công việc thực tế 👋

Thiết kế tự học tồn tại "dành cho những người tự học và phát triển thiết kế số". Nếu bạn cảm thấy Verilog khó, hãy bắt đầu với khóa học này. Chúng tôi là những nhà thiết kế đã chứng minh bằng thực lực, và bạn cũng có thể phát triển như vậy. Cảm ơn bạn đã đọc đến đây.

Tôi mong sẽ được gặp lại các bạn trong thực tế công việc.

ETA & Matbi Dream.

Khuyến nghị cho
những người này

Khóa học này dành cho ai?

Người hướng đến công ty thiết kế mạch nước ngoài
Những ai muốn biết trình độ hiện tại của bản thân

Cần biết trước khi bắt đầu?

Verilog
Kiến thức thiết kế mạch bán dẫn

Xin chào
Đây là

4,121

Học viên

334

Đánh giá

1,275

Trả lời

5.0

Xếp hạng

Các khóa học

안녕하세요. 설계독학의 맛비입니다.

현) Global Top5 Fabless기업에서 HW IP 설계하고 있습니다.

세상에 없던 그리고 여러분들의 현업 생활에 도움이 되는, "진짜 반도체 설계 실무 강의"를 만들고 있습니다.

설계독학 로드맵과 함께 여러분들의 실력을 키워보아요.

설계독학과 함께할 수 있는 링크입니다. 함께 즐공하고 성장해요!

Đồng giảng viên

Chương trình giảng dạy

Tất cả

46 bài giảng ∙ (9giờ 20phút)

Tài liệu khóa học:

Tài liệu bài giảng

Phần 1. Giới thiệu và thiết lập môi trường

3 bài giảng ∙ (23phút)

1. Giới thiệu khóa học Verilog Master
05:22
2. Xin chào. Tôi là ETA của Thiết kế Tự học.
13:43
3. Hãy cùng tìm hiểu về các file thực hành được cung cấp và cách tiến hành bài giảng nhé. (Chỉ chia sẻ với các học viên thôi~)
03:56

Phần 2. Level 0 - Kiến thức cơ bản cần thiết phải biết khi chuẩn bị phỏng vấn

12 bài giảng ∙ (2giờ 15phút)

4. [L0-P01] Cổng logic cơ bản
10:07
5. [L0-P02] Bản đồ Karnaugh
14:09
6. [L0-P03] Vector
06:55
7. [L0-P04] Câu lệnh điều kiện
14:34
8. [L0-P05] Bộ ghép kênh
06:41
9. [L0-P06] Bộ cộng
05:50
10. [L0-P07] Module
12:23
11. [L0-P08] Flip-flop
08:11
12. [L0-P09] Bộ đếm
07:51
13. [L0-P10] Shift
08:25
14. [L0-P11] FSM (máy trạng thái hữu hạn)
12:29
15. [L0-P12] Viết Testbench - Xác minh DUT bộ đếm 4bit
28:15

Phần 3. Level 0 - Tóm tắt kiến thức cần thiết (Trước ngày phỏng vấn! Chỉ cần xem cái này thôi)

2 bài giảng ∙ (46phút)

16. [L0-P13] Code Review - Xem qua 9 ví dụ code sai và giải thích các ví dụ
22:19
17. [L0] Tóm tắt (Tổng kết Level 0!)
24:01

Phần 4. Level 1 - Câu hỏi phỏng vấn kỹ thuật thường gặp cho nhân viên mới

25 bài giảng ∙ (4giờ 26phút)

Phần 5. Level 1 - Tóm tắt kiến thức cần thiết (Trước ngày phỏng vấn! Chỉ cần xem cái này thôi)

2 bài giảng ∙ (51phút)

Phần 6. Hoàn thành Level 0,1. Hẹn gặp lại trong bài giảng Season 2 (Level 2,3)!

2 bài giảng ∙ (37phút)

Ngày đăng:

Cập nhật lần cuối:

Đánh giá

Tất cả

5 đánh giá

5.0

5 đánh giá

pcwon81532
Đánh giá 2
∙
Đánh giá trung bình 5.0
5
33% đã tham gia
- semisgdh
  Giảng viên
  pcwon8님, cảm ơn bạn đã đánh giá khóa học. Trọng tâm của Season 1 không phải là cú pháp Verilog mà là việc rèn luyện 'cảm giác thiết kế'. Chỉ cần vượt qua phần đầu, bạn sẽ cảm nhận rõ ràng sức mạnh của việc thể hiện ý định thiết kế thành code. Nếu bạn kiên trì hoàn thành khóa học, chắc chắn sẽ có được sự tự tin lớn. Hãy cùng nhau chạy đến cuối nhé!
202111282280
Đánh giá 1
∙
Đánh giá trung bình 5.0
Đã chỉnh sửa
5
100% đã tham gia
Cảm ơn bạn. Thực sự rất bổ ích. Mong chờ phần tiếp theo.
- eta5583
  Giảng viên
  Cảm ơn anh Điện tử công đã có những lời nói tốt đẹp. Thật vui khi biết rằng điều này đã giúp ích cho anh. Tôi sẽ chuẩn bị Season 2 với những bài giảng bổ ích hơn nữa!
- semisgdh
  Giảng viên
  Anh Điện tử, cảm ơn anh đã để lại đánh giá quý báu. Biết rằng khóa học có ích cho anh, tôi cũng cảm thấy rất có ý nghĩa. Như anh ETA đã nói, ở mùa 2 tôi đang chuẩn bị nội dung sâu sắc và thực tế hơn nữa, mong anh có thể kỳ vọng nhé. Cảm ơn anh đã đồng hành đến cuối!
nwsong7862
Đánh giá 2
∙
Đánh giá trung bình 5.0
5
32% đã tham gia
- semisgdh
  Giảng viên
  Cảm ơn bạn đã để lại đánh giá tích cực như vậy khi mới học được 31%! Có vẻ như dòng chảy của bài giảng đang được truyền tải tốt, điều này thực sự là động lực lớn cho tôi. Tôi sẽ tiếp tục phần còn lại của khóa học một cách chắc chắn hơn nữa để bạn có thể tích lũy từng chút một cảm giác thiết kế thông qua các bài tập thực tế. Hãy cùng nhau chạy đến khi hoàn thành khóa học nhé! Tôi ủng hộ bạn!
aceoftop1975
Đánh giá 113
∙
Đánh giá trung bình 5.0
Đã chỉnh sửa
5
100% đã tham gia
(25/08/03/chủ nhật 18:32) Sau khi nghe bài giảng, tôi đã hiểu được rất nhiều. Tôi cũng đã biết về bản đồ Karnaugh rồi. Cảm ơn anh đã tạo ra bài giảng hay như vậy (nhân tiện là tôi đã nghe hết roadmap rồi. 😊😊😊).
- semisgdh
  Giảng viên
  sunny75님, thật sự cảm động khi biết rằng bạn đã hoàn thành toàn bộ lộ trình của series Verilog Master cùng chúng tôi! Việc bạn hiểu được luồng xử lý một cách chính xác, thậm chí đến cả Karnaugh map, khiến tôi với tư cách là giảng viên cảm thấy vô cùng đáng giá. Cảm ơn bạn đã mở đầu bình luận đầu tiên bằng những lời động viên ý nghĩa như vậy. Chúng ta sẽ cùng nhau tiếp tục hành trình thiết kế vững chắc hơn nữa. Cảm ơn bạn!
thsalswo8792272
Đánh giá 4
∙
Đánh giá trung bình 5.0
5
100% đã tham gia
Rất hữu ích.
- semisgdh
  Giảng viên
  Anh Son Min Jae, cảm ơn anh đã để lại đánh giá quý báu. Đây là đánh giá thứ ba cho khóa học mới nên càng có ý nghĩa sâu sắc hơn. Việc anh nói rằng khóa học có ích là phần mang lại niềm vui lớn nhất cho người chuẩn bị bài giảng. Tôi hy vọng khóa học này không chỉ truyền đạt kiến thức mà còn giúp anh phát triển cảm giác thiết kế thực tế. Sắp tới sẽ có những nội dung sâu sắc hơn, tôi sẽ ủng hộ anh hoàn thành đến cùng và phát triển thêm một bước nữa.

5.765.427 ₫

Khóa học khác của semisgdh

Hãy khám phá các khóa học khác của giảng viên!

Verilog HDL thực tế của 설계독학맛비 Mùa 1 (Từ Clock đến Internal Memory)

semisgdh

Hãy cùng tìm hiểu kiến thức cơ bản và kinh nghiệm về thiết kế bán dẫn không có bộ nhớ bằng Verilog HDL cùng các chuyên gia.

Basic

Verilog HDL, FPGA, Embedded

Verilog HDL thực tế của 설계독학맛비 Mùa 1 (Từ Clock đến Internal Memory)

semisgdh

설계독학맛비's Thiết kế gia tốc HW thực tế bằng FPGA (từ điều khiển LED đến thiết kế gia tốc Fully Connected Layer)

semisgdh

설계독학맛비와 함께! FPGA kiến thức cơ bản và kinh nghiệm thiết kế HW tăng tốc.

Intermediate

FPGA, Embedded

설계독학맛비's Thiết kế gia tốc HW thực tế bằng FPGA (từ điều khiển LED đến thiết kế gia tốc Fully Connected Layer)

semisgdh

Thực chiến Verilog HDL Season 2 của 설계독학맛비 (Chinh phục hoàn toàn AMBA AXI4)

semisgdh

Cùng Thiết kế Độc học, hãy tích lũy kinh nghiệm thiết kế AMBA AXI4 và kiểm chứng VIP, làm nền tảng cho SoC Bus, bằng Verilog HDL!

Intermediate

Verilog HDL, FPGA, amba

Thực chiến Verilog HDL Season 2 của 설계독학맛비 (Chinh phục hoàn toàn AMBA AXI4)

semisgdh

Tự học thiết kế Kinh thánh của Matbi về thiết kế AI CTNH thực tế, chinh phục hoàn toàn phép tính CNN (thực hành tăng tốc sử dụng Verilog HDL + FPGA)

semisgdh

Nghiên cứu kiến thức cơ bản về phần cứng AI với Matbi. Là một chuyên gia thiết kế không phải bộ nhớ, nó chứa đựng những kiến thức cần thiết để thiết kế AI HW tốt.

Intermediate

Verilog HDL, FPGA, CNN

Tự học thiết kế Kinh thánh của Matbi về thiết kế AI CTNH thực tế, chinh phục hoàn toàn phép tính CNN (thực hành tăng tốc sử dụng Verilog HDL + FPGA)

semisgdh

Khóa học tương tự

Khám phá các khóa học khác trong cùng lĩnh vực!

Thực chiến Verilog HDL Season 2 của 설계독학맛비 (Chinh phục hoàn toàn AMBA AXI4)

semisgdh

Cùng Thiết kế Độc học, hãy tích lũy kinh nghiệm thiết kế AMBA AXI4 và kiểm chứng VIP, làm nền tảng cho SoC Bus, bằng Verilog HDL!

Intermediate

Verilog HDL, FPGA, amba

Thực chiến Verilog HDL Season 2 của 설계독학맛비 (Chinh phục hoàn toàn AMBA AXI4)

semisgdh

Verilog HDL thực tế của 설계독학맛비 Mùa 1 (Từ Clock đến Internal Memory)

semisgdh

Hãy cùng tìm hiểu kiến thức cơ bản và kinh nghiệm về thiết kế bán dẫn không có bộ nhớ bằng Verilog HDL cùng các chuyên gia.

Basic

Verilog HDL, FPGA, Embedded

Verilog HDL thực tế của 설계독학맛비 Mùa 1 (Từ Clock đến Internal Memory)

semisgdh

Chương trình FPGA Verilog 1 (Zynq mini 7020)

alex

Thông qua bài giảng này, học viên sẽ học cách triển khai Verilog bằng bảng Zynq.

Basic

Verilog HDL, FPGA, zynq

Chương trình FPGA Verilog 1 (Zynq mini 7020)

alex

Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)

alex

Bài giảng này sẽ triển khai DDR Memory Arbiter.

Basic

Verilog HDL, FPGA

Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)

alex

Verilog FPGA Program 6 - DDR Arbiter (Arty A7-35T)

alex

Khóa học này hiện thực hóa DDR Memory Arbiter.

Basic

FPGA, Verilog HDL

Verilog FPGA Program 6 - DDR Arbiter (Arty A7-35T)

alex

Triển khai UART trên FPGA

EasyFPGA

UART là một phương thức giao tiếp nối tiếp cơ bản và được sử dụng rộng rãi, là một chủ đề học tập rất phù hợp cho người mới bắt đầu tiếp cận thiết kế FPGA. Trong khóa học này, chúng ta sẽ tìm hiểu chi tiết về nguyên lý giao tiếp và cấu trúc khung của UART, sau đó tiến hành quá trình tự triển khai logic truyền nhận thông qua thiết kế RTL (Register Transfer Level) dựa trên hiểu biết đó. Bằng cách triển khai UART trên FPGA, bạn có thể phát triển một cách có hệ thống năng lực thiết kế mạch kỹ thuật số và tích lũy kinh nghiệm kiểm tra hoạt động ở cấp độ phần cứng thực tế thông qua mô phỏng và kiểm định. Ngoài ra, bạn cũng sẽ học cách sử dụng Soft Processor như MicroBlaze và Xilinx UART IP, từ đó hiểu rộng hơn về quy trình thiết kế hệ thống dựa trên bộ xử lý và cấu hình giao diện. Qua đó, bạn có thể trang bị năng lực phát triển toàn diện, bao gồm cả thiết kế logic và thiết kế bộ xử lý.

Basic

FPGA, system-verilog, uart

Triển khai UART trên FPGA

EasyFPGA