Verilog HDL thực tế của 설계독학맛비 Mùa 1 (Từ Clock đến Internal Memory)

"Nếu bạn là sinh viên, ban đầu cái giá phải trả có thể nặng nề, nhưng càng lắng nghe, cái giá bạn phải trả càng xứng đáng" Tôi đã hoàn thành khóa học Pipeline. Tôi không thể cưỡng lại mong muốn nhanh chóng để lại một bài đánh giá tốt về khóa học nên tôi viết trước. Tôi dự định sẽ tốt nghiệp nhưng tinh thần tôi kiệt quệ sau khi được nhận vào một công ty lớn vào nửa cuối năm. Tôi bắt đầu tham gia khóa học với tâm trạng nhẹ nhàng và nghĩ: “Hãy nghiên cứu FPGA/Verilog, thứ được ưa chuộng trong công việc, để phục vụ cho ứng dụng tiếp theo”. (+ Những lời giải thích hấp dẫn và quá trình khó khăn nhưng kiên trì để hiểu từng cái một thực sự thú vị.) Tôi muốn nhanh chóng, kiên trì và luyện tập chăm chỉ để đạt đến trình độ có thể thiết kế thiết kế của riêng mình chỉ bằng cách nhìn vào thông số kỹ thuật. Sau đó, tôi muốn nhanh chóng thực hiện nhiều hoạt động và dự án khác nhau bằng cách sử dụng FPGA. Cảm ơn Matbi vì đã cung cấp một bài giảng chất lượng.

Đó là một bài giảng mà tôi không còn cách nào khác ngoài việc cho 5 điểm. Thật tuyệt khi thầy giải thích chi tiết nội dung và trả lời nhanh chóng khi tôi đặt câu hỏi về những điều tôi chưa biết (tất nhiên, hầu hết các vấn đề đều có thể được giải quyết bằng cách Google hoặc tham khảo câu hỏi của các học viên khác). Đặc biệt, việc cài đặt vivado gặp khó khăn do sự khác biệt giữa môi trường máy tính của Matbi và của tôi, nhưng nhờ phản hồi nhanh nên tôi đã có thể cài đặt nó một cách an toàn. Và có vẻ như bạn đã upload lại video cài đặt phiên bản vivado mới, và tôi rất thích phần này. Hãy giữ sức khỏe và tiếp tục giảng dạy lâu dài nhé!

Nếu bạn quan tâm đến Verilog và thiết kế không có bộ nhớ, bạn nên kiểm tra nó. Đây là khóa học tôi khuyên bạn nên tham gia. Matbi thực sự đáp ứng ngay cả những câu hỏi nhỏ nhất và đưa ra phản hồi nhanh chóng nên tôi không gặp bất kỳ sự bất tiện nào khi tham gia lớp học. Nhưng tôi không giới thiệu nó cho những người như thế này. Bạn thậm chí không biết V trong ngữ pháp Verilog. Lần đầu tiên tôi tham gia khóa học ở trạng thái này và sau đó học ngữ pháp verilog. Tôi nhớ mình đã xấu hổ vì gần như không có lời giải thích nào. Matbi sẽ giải thích sơ bộ cho bạn nhưng sẽ rất hữu ích nếu bạn biết và nghe được ngữ pháp verilog cơ bản. Mặt khác, nếu bạn đã học lớp verilog ít nhất một lần ở trường, Cá nhân tôi nghĩ nó sẽ thực sự hữu ích cho những ai đã từng nghiên cứu verilog. Anh ấy làm rất tốt khi chỉ đề cập đến những nội dung cốt lõi mà anh ấy không thể học ở trường hoặc khi tự học. Đây là một khóa học mà tôi đánh giá cao về tổng thể.

Ngoài ra còn có các lớp bên ngoài như IDEC hay SW-SOC, nhưng trong trường hợp của IDEC, hai giáo sư cố gắng truyền tải rất nhiều nội dung một cách ngầm định nên thường khó hiểu. Nhưng tôi không thể xem lại được nữa. Trong trường hợp SW-SOC, đây có phải là hệ thống theo mùa không? Tôi đăng ký một bài giảng (trong trường hợp các bài giảng trực tuyến, họ lặp lại những gì tôi đã làm trước đây, nhưng tôi không biết tại sao họ lại bao gồm những thứ như đăng ký). đọc sách sẽ hữu ích hơn. Giảng viên này giải thích nó dựa trên mã ví dụ dưới góc nhìn của một người đương nhiệm, vì vậy nó rất dễ hiểu và rất hữu ích khi thiết kế một FPGA. Tôi thực sự khuyên bạn nên sử dụng nó! Cảm ơn Matbi

Tôi đã học những kiến ​​thức cơ bản về thiết kế H/W bằng Verilog và hướng nghiên cứu. Cảm ơn

Tôi đang tận hưởng bài giảng tốt này. Tôi hy vọng những bài giảng sau này sẽ tốt hơn.

Phải mất cả ngày để cài đặt, tôi đã đăng ký khóa học ngay bây giờ và bắt đầu nghe, nhưng cảm ơn bạn rất nhiều vì đã tải lên một khóa học liên quan đến Verilog mà bạn có thể tham gia bất cứ lúc nào. Tôi nghĩ nó chắc chắn đáng giá 200.000-300.000 won cho một bài giảng như thế này và tôi chắc chắn cũng dự định tham gia bài giảng tiếp theo. Nếu bạn có thể chụp ảnh toàn bộ bài giảng lộ trình FPGA, tôi đảm bảo sẽ chạy nó cho đến hết.!!

Không có sự thay thế.