Chương trình FPGA Verilog 2 (MicroBlaze2)

Đây là nội dung về việc triển khai MicroBlaze trên Xilinx FPGA.

Triển khai LVDS (Serdes) trên FPGA.

Thông qua bài giảng, bạn có thể triển khai bộ điều khiển DDR (DDR Controller) bằng FPGA.

Bài giảng này thực hiện triển khai DDR Memory Arbiter.

Bài giảng này sẽ triển khai DDR Memory Arbiter.

Nếu như Phần 1 là để kiểm tra năng lực và củng cố kiến thức cơ bản, thì Phần 2 là khóa huấn luyện thực chiến cô đọng chỉ dành riêng cho việc 'trúng tuyển và chuyển việc'. Vượt qua những kiến thức ngữ pháp đơn thuần hay cấp độ cổng logic (gate level), bạn sẽ được trực tiếp thiết kế các mô-đun có độ khó cao nhất thường xuất hiện trong các bài kiểm tra lập trình và môi trường làm việc thực tế tại các tập đoàn lớn/công ty nước ngoài (như CDC, FIFO đồng bộ/bất đồng bộ, AMBA APB, SPI, I2C, bộ lọc FIR, v.v.). Bạn có cần một năng lực thiết kế vững chắc để không bị lung lay trước những câu hỏi dồn dập từ người phỏng vấn? Tôi đã gói gọn tất cả bí quyết thực chiến của ETA - người đã chuyển việc thành công từ một trường đại học địa phương sang công ty bán dẫn nước ngoài - cùng những bài toán kiểm tra lập trình khó nhất vào khóa học này. Mùa cuối cùng, hãy hoàn thiện tấm vé thông hành cho việc chuyển việc của bạn.

Thông qua bài giảng này, học viên sẽ học cách triển khai Verilog bằng bảng Zynq.

UART là một phương thức giao tiếp nối tiếp cơ bản và được sử dụng rộng rãi, là một chủ đề học tập rất phù hợp cho người mới bắt đầu tiếp cận thiết kế FPGA. Trong khóa học này, chúng ta sẽ tìm hiểu chi tiết về nguyên lý giao tiếp và cấu trúc khung của UART, sau đó tiến hành quá trình tự triển khai logic truyền nhận thông qua thiết kế RTL (Register Transfer Level) dựa trên hiểu biết đó. Bằng cách triển khai UART trên FPGA, bạn có thể phát triển một cách có hệ thống năng lực thiết kế mạch kỹ thuật số và tích lũy kinh nghiệm kiểm tra hoạt động ở cấp độ phần cứng thực tế thông qua mô phỏng và kiểm định. Ngoài ra, bạn cũng sẽ học cách sử dụng Soft Processor như MicroBlaze và Xilinx UART IP, từ đó hiểu rộng hơn về quy trình thiết kế hệ thống dựa trên bộ xử lý và cấu hình giao diện. Qua đó, bạn có thể trang bị năng lực phát triển toàn diện, bao gồm cả thiết kế logic và thiết kế bộ xử lý.

Bắt đầu từ nguyên lý hoạt động của các lệnh RISC-V, đây là khóa học thực hành thiết kế CPU 32-bit với cấu trúc pipeline 5 tầng, hoàn thiện từ việc triển khai Verilog RTL, kiểm chứng bằng mô phỏng cho đến chạy thực tế trên FPGA. Trong số 40 lệnh của RV32I, khóa học lựa chọn 14 lệnh cần thiết để tìm hiểu cấu trúc cốt lõi của CPU và từng bước xây dựng TinyRV32I. Bạn sẽ trực tiếp thiết kế và kiểm chứng các cấu trúc cốt lõi tạo nên một CPU thực tế, bao gồm datapath, thanh ghi pipeline, ALU và mạch điều khiển, Branch, Hazard, Stall·Flush, Memory-Mapped I/O, v.v. Khóa học cung cấp Verilog RTL, Testbench, chương trình Assembly, Memory Image và tệp ràng buộc FPGA được sử dụng trong bài giảng. Cuối cùng, bạn sẽ chạy chương trình thực tế trên FPGA Arty S7-25 bằng chính CPU do mình thiết kế. Khóa học không kết thúc tại đây. Sau khi hoàn thiện cấu trúc cốt lõi của CPU thông qua TinyRV32I, bạn sẽ tiếp tục với lộ trình thiết kế CPU theo từng giai đoạn, mở rộng thành Full RV32I CPU hỗ trợ toàn bộ 40 lệnh RV32I trong các khóa học tiếp theo.

Khi quyết định tự xây dựng một CPU, phần lớn mọi người thường bắt đầu bằng việc tìm sơ đồ mạch. Nhưng ngay khi mở bản vẽ ra, những câu hỏi không thể trả lời xuất hiện. Tại sao khối này phải nằm ở đây? Tại sao cổng đọc thanh ghi lại có hai cái? Tất cả câu trả lời đều nằm trong tập lệnh. Khi biết tập lệnh yêu cầu điều gì, ta sẽ xác định được cần những mạch nào. Làm theo thứ tự ngược lại thì không được. Đã có khá nhiều khóa học về RISC-V. Nhưng phần lớn chỉ hiển thị một giá trị trên slide, nói “nó hoạt động như thế này” rồi chuyển sang phần tiếp theo. Người học không có cách nào kiểm chứng giá trị đó có đúng hay không. Khóa học này đi kèm một trình mô phỏng thực thi lệnh bằng Python. Khi nhập run ADD, mã máy sẽ được lắp ráp ngay tại chỗ, 32 bit sẽ được phân tách theo từng trường, và sự thay đổi của các thanh ghi sẽ hiển thị trên màn hình. Mọi con số trong giáo trình đều là kết quả chạy từ công cụ này và sẽ được tái hiện y hệt trên màn hình của bạn. Trình gỡ lỗi thương mại cần giấy phép, còn trình mô phỏng thì vướng ở khâu cài đặt. Công cụ này chỉ cần có Python là đủ. Không cần bo mạch, giấy phép hay cài đặt. Đây là quá trình trực tiếp thực thi toàn bộ 40 lệnh RV32I, không bỏ sót một lệnh nào, để tự mình khám phá xem mạch cần phải làm gì.

Khi học về CPU và RISC-V, bạn có thể hiểu được chức năng của các lệnh nhưng lại gặp khó khăn ở những câu hỏi như: “Các lệnh này được thực thi như thế nào trên phần cứng thực tế?” và “Làm thế nào để xác nhận CPU do chính mình thiết kế thực sự hoạt động đúng?”. Nhiều tài liệu trên thị trường chỉ dừng ở việc giải thích ISA hoặc các ví dụ CPU đơn giản; trong nhiều trường hợp, người học cũng chỉ sử dụng các IP hoàn thiện. Vì vậy, không dễ để trải nghiệm toàn bộ quá trình tự thiết kế, xác minh CPU và chạy chương trình trên FPGA thực tế. Tôi đã có nhiều năm kinh nghiệm nghiên cứu, phát triển và kinh doanh trong lĩnh vực bán dẫn hệ thống, đồng thời hiện đang giảng dạy về thiết kế bán dẫn và FPGA tại trường đại học. Qua đó, tôi nhận thấy rõ khoảng cách trong quá trình học tập này. Vì vậy, khóa học được xây dựng không theo phương pháp cung cấp một CPU hoàn thiện rồi chỉ kiểm tra hoạt động, mà bắt đầu từ câu hỏi “Cần có những phần cứng nào để thực thi các lệnh RV32I?”, từ đó trực tiếp thiết kế cấu trúc CPU theo phương pháp White Box. Trong Volume 3, dựa trên TinyRV32I của Volume 2, chúng ta mở rộng thành CPU 32-bit Full-Version sử dụng 40 lệnh RV32I. Data path, Decoder, Branch·Jump và Byte/Halfword Memory Access được mở rộng; đồng thời triển khai Forwarding và Load-Use Interlock để Pipeline 5 tầng có thể tự xử lý các phụ thuộc dữ liệu. Tiếp đó, bằng cách tích hợp CSR, Exception, Interrupt, Trap và MRET, chúng ta hoàn thiện một CPU có khả năng xử lý không chỉ việc thực thi chương trình thông thường mà cả các ngoại lệ và sự kiện bên ngoài. Quá trình thiết kế không kết thúc ở RTL Simulation. Chúng ta sẽ thực thi chương trình thực tế trên CPU, so sánh kết quả với Spike Reference Model, đồng thời học về mục đích cũng như quy trình thực hiện và đánh giá của RISC-V Architecture Compatibility Test thông qua các trường hợp xác minh thực tế. Cuối cùng, CPU đã được xác minh sẽ được triển khai trên FPGA Arty S7-25, nhận đầu vào từ Switch và Button, thực thi chương trình và kiểm tra kết quả được xuất ra LED. Vấn đề mà khóa học này hướng tới không đơn giản chỉ là biết thêm nhiều lệnh RISC-V. Mục tiêu là kết nối các bước từ lệnh → kiến trúc CPU → Verilog RTL → điều khiển Pipeline → thực thi chương trình → xác minh dựa trên tiêu chuẩn → hoạt động thực tế trên FPGA thành một quy trình thống nhất, giúp học viên hiểu một cách căn bản cấu trúc bên trong CPU và hình thành năng lực kỹ thuật để tự thiết kế, xác minh CPU.