[Thử thách thực hành tổng hợp 2 tuần khóa 3] Trải nghiệm tổng hợp RTL trong môi trường thực tế (Synopsys Design Compiler)

[Thử thách thực hành tổng hợp 2 tuần khóa 3]

Lịch tuyển sinh: 09:00 sáng 04-02-2026 ~ 05:00 chiều 09-03-2026

Lịch học: 09:00 sáng 10-03-2026 ~ 05:00 chiều 23-03-2026

*Lịch trình bài giảng và thời hạn sử dụng công cụ Design Compiler là giống nhau.

Tổng hợp (Synthesis)

Tổng hợp (Synthesis) là gì?

• Chuyển đổi thiết kế mức Register Transfer Level (RTL) được viết bằng các ngôn ngữ HDL như Verilog sang mức Gate Level.

• Trong quá trình chuyển đổi, thiết kế được tối ưu hóa theo các ràng buộc gọi là Synopsys Design Constraint.

• Cuối cùng được mapping thành các Standard cell do Foundry cung cấp

  
  

Tầm quan trọng của kinh nghiệm tổng hợp

Tạo một bản tự giới thiệu đầy thuyết phục

Các doanh nghiệp trong ngành ưu tiên tuyển dụng những nhân viên mới có kinh nghiệm về tổng hợp (synthesis) và kiểm chứng thời gian (timing verification).
Tuy nhiên, để trải nghiệm quá trình tổng hợp này tốn rất nhiều chi phí và thời gian.
Mặc dù ngành công nghiệp yêu cầu kinh nghiệm, nhưng các khóa đào tạo offline cũng có tỷ lệ cạnh tranh rất cao.
Khóa học này cung cấp môi trường giáo dục bằng cách tái hiện nguyên vẹn môi trường được sử dụng trong thực tế công việc.
Chúng tôi sử dụng Design Compiler của Synopsys, công cụ được sử dụng phổ biến nhất trong thực tế.
Thông qua khóa học này, bạn sẽ có thể tạo ra một bản tự giới thiệu (CV) đầy sức cạnh tranh trong các kỳ tuyển chọn khóa đào tạo offline và trên thị trường việc làm.

Khóa học trực tuyến về thực hành tổng hợp (Synthesis) đầu tiên tại Hàn Quốc

Những nội dung được đề cập trong bài giảng thực hành tổng hợp (synthesis)

• Phần 1. Chuẩn bị môi trường thực hành

  
  

  • Bạn có thể thiết lập môi trường thực hành trong vòng chưa đầy 5 phút.

• Phần 2. Chuẩn bị thiết kế thực hành

  • Thực hành phương pháp đọc RTL Design được mô tả bằng mã HDL đã cung cấp vào Tool.

  • Thực hành quy trình kiểm tra RTL Design đã đọc vào

  • Thực hành phương pháp để tiếp cận từng Object

• Phần 3. Mô tả Synopsys Design Constraints

  • Thực hành khai báo Clock, cốt lõi của mạch kỹ thuật số

  • Thực hành mô phỏng môi trường bên ngoài Chip

  • Thực hành các biến thể kiểm chứng timing cơ bản và các trường hợp ngoại lệ

• Phần 4.

  • Thực hành chuẩn bị biên dịch sang cấp độ cổng (Gate Level)

  • Thực hành tiến hành Compile và so sánh

  • Thực hành kiểm tra Report sau khi Compile

Những gì đạt được thông qua bài giảng thực hành tổng hợp (synthesis)

• Trải nghiệm môi trường làm việc thực tế và Design Compiler - công cụ được sử dụng phổ biến nhất.

• Bạn có thể tạo ra sự khác biệt cho bản giới thiệu bản thân, đồng thời nâng cao năng lực cạnh tranh.

  
  

Chuẩn bị

• Vì đây là quá trình ánh xạ (mapping) mạch điện được thiết kế bằng ngôn ngữ sang các cổng (Gate) có "thực thể", nên cần có các kiến thức tiên quyết dưới đây:

  • Mạch logic kỹ thuật số

  • Nguyên lý hoạt động của CMOS

  • Kiến thức cơ bản về ngôn ngữ Verilog

  • [Khóa học Inflearn] Khuyên bạn nên nghe khóa Basic Design Synthesis Training trước.
    https://inf.run/zZEaJ

• Môi trường Linux

  • Trong thực tế, môi trường Linux được sử dụng trong công việc.

  • Khác với Windows, đây là phương thức giao tiếp với máy tính chủ yếu thông qua việc nhập câu lệnh.

  • Sẽ rất hữu ích nếu bạn biết các câu lệnh chính được sử dụng trong Linux.

• TCL để giao tiếp với các công cụ EDA

  • Đây là ngôn ngữ dạng thông dịch và hầu hết các công cụ EDA đều hoạt động thông qua giao diện TCL.

    
    

  • Nếu bạn muốn tìm việc trong lĩnh vực thiết kế mạch kỹ thuật số, bạn nên dành thời gian rảnh để học tập thêm.

    
    

Trang web tham khảo nội dung học tập liên quan đến bài giảng

• TCL là ngôn ngữ Script được sử dụng nhiều nhất trong lĩnh vực PI / PD

  • https://tcltk.co.kr