bram에 관련해서 질문있습니다!

답해주셔서 감사합니다! FPGA21 장의 질문을 올렸어야 하는데 실수로 10장의 올렸네요 ..ㅎㅎ 21장에서 맛비님이 설계하신 코드를 보면 fully connected core를 4개로 설계 하셨는데 이 4개에서 나오는 출력값들을 메모리에 저장 후 다음 layer로 전달하고 싶습니다. 이때 메모리에 주소를 하나 씩 변경하면서 저장하고 싶은데 각 각 다른 코어에서 값들이 나와서 메모리에 input을 어떻게 줘야 될지 궁금합니다.

read data의 1cycle delay에 대해 질문드립니다.

안녕하세요 맛비님 simple_bram_ctrl.v 모듈에 질문이 있습니다! memory I/F input/output port 정의하는 부분에서 q0를 input으로 두셨는데 마지막 줄에 보니까 output port o_mem_data 에 input port q0를 할당하셨더라고요. 이렇게 해도 코드상 문제가 없을까요?