inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 12장] AXI4-Lite I/F 를 사용하여 Register 가 아닌 메모리에 Write / Read 해보기 - 코드리뷰편

[Lab12] 시뮬레이션 결과([0:31]mem [0:511])에 질문있습니다.

334

wjdtmdals29

작성한 질문수 8

1

안녕하세요 맛비님!

Lab12 simulation 결과에 대해 궁금한점이 있습니다.

시뮬레이션 결과에서 BRAM의 [31:0] mem[0:511]을 보면 mem[0] 부터 mem[31]까지만 값이 보이고, 이후 mem[32]부터는 값이 보이지 않습니다. 즉 32bit 데이터 32개만 보입니다.

BIT크기의 문제인가 싶어서 8bit로 수정한 뒤 시뮬레이션을 돌린결과 128개만 보입니다.

 

두 경우 모두 bitwidth × memdepth = 1024로 동일한데, axi vip를 사용한 시뮬레이션의 경우 버퍼, 메모리등의 데이터를 보여주는데 개수의 한계가 존재하는건가요?

mem[0]부터 mem[511]까지 다 확인하고 싶은데 axi vip 테스트벤치의 코드를 수정하면 가능할까요? 가능하다면 어느 부분을 수정해야하나요!

fpga 임베디드

답변 1

0

설계독학맛비

안녕하세요 :)

강의에서 다루지 못한 내용은 정확하게 답변드리기 어려운점 이해 부탁드립니다.
(제가 모든 것을 알고 있지 않아요 ㅠ 저도 같은 사람인지라 필요하면 찾아서 봅니다.)

 

코드를 수정하실 필요는 없을 것 같아요. 툴 문제로 예상됩니다.

시뮬레이션 툴 문서 링크입니다.

https://docs.xilinx.com/r/en-US/ug900-vivado-logic-simulation/Overview

==========================

문서를 보다 보니, 현 상태에서 예상되는 이슈는 이것이 아닐까 생각이 드는데요.

확인 부탁드릴께요.

set_property xsim.array_display_limit 16 [current_project]

https://docs.xilinx.com/r/en-US/ug900-vivado-logic-simulation/Default-Settings

image

==================

추가로 시뮬레이션 툴 이슈를 해결하시기 어려우시면,

Testbench 상에서, file dump 를 통해서 메모리 값을 확인하는 방법도 있습니다.

 

즐공하세요 :)

UART0, 1 중 선택

1

51

2

datamoverbram모듈질문

1

63

2

vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.

1

98

2

vitis 설치 관련 질문 있습니다!

1

86

2

FPGA 공식문서 읽는법

1

95

2

보드 추가의 클릭창이 없습니다.

1

71

2

Edit in IP Packager에서 코드 수정 후 IP 수정하면 simulation에서 수정된 코드로 작동이 안됩니다

1

81

2

BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문

1

106

1

Vitis 코드 작성

1

130

2

vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.

1

293

3

[9장 led 점등 시간 제어 불가]

1

81

2

Platform Invalid 오류

1

150

3

WSL 설치 관련 문의드립니다!!

1

96

2

Vivado 툴, 파일 질문드립니다!

1

153

2

9장 LED 점등 안됨

1

111

3

Edit in IP Packager 이후에

1

85

1

Fpga 로직

1

89

2

pmu-fw is not running

1

127

2

Create Project에 대해서 궁금해요

1

89

2

장치관리자 USB 포트

1

98

2

FPGA 7장 AXI_LITE I/F질문

1

90

1

bram mover에서 합성할때

1

77

2

타이밍 위반 질문

1

78

2

rvalid 초기화

1

66

2