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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 13장] AXI4-Lite I/F 를 사용하여 Register 가 아닌 메모리에 Write / Read 해보기 - 실습편

myip_v1_0_S00_AXI를 myip_v1_0로 감싸는 이유?

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안녕하세요 맛비님 항상 강의 잘 듣고 있습니다.

vivado에서 제공하는 axi interface를 보면, 항상 myip_v1_0_S00_AXI 모듈을 myip_v1_0 모듈이 instantiation해주는데 혹시 이유가 있을까요?

myip_v1_0 모듈없이 myip_v1_0_S00_AXI 만 있어도 될 것 같은데 왜 그런가요??

퀴즈

AXI4-Lite 인터페이스는 하드웨어 IP 제어 시 주로 어떤 목적으로 사용될까요?

대용량 데이터의 고속 스트리밍 전송

하드웨어 IP의 내부 레지스터 설정 및 상태 확인

메모리 간의 복잡한 데이터 전송 프로토콜 구현

여러 칩 간의 동기화되지 않은 통신

답변 1

지식공유자

안녕하세요 :)

답글을 남기던 중이라 바로답변드립니다.

강의보시면 Xilinx 에서 자동생성하는 부분이 있는데, 그 부분의 hierarchy 가 myip 구조로 되어있어요.

myip_v1_0 모듈없이 myip_v1_0_S00_AXI 만 있어도 될 것 같은데 왜 그런가요??

말씀하신 내용이 맞습니다.

결론 : 강의의 원할한 진행 + 맛비의 귀찮음.

즐공하세요 :)

질문자

감사합니다 큰 힘이 됩니다!

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