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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

AXI Interface Ready 신호

해결된 질문

296

베릴로그

작성한 질문수 6

1

AXI Interface 코드 리뷰를 진행하고 있는데, axi_awready , axi_wready 신호를 생성하는 과정에서

조건문에 ~axi_awready, ~axi_wready 같은 조건들이 ready 신호를 1 clock tick으로 생성하려고 의도한 게 맞는지 궁금합니다!

임베디드 fpga

답변 1

1

설계독학맛비

안녕하세요 :)

1 clock tick 생성의도가 맞습니다.

다르게 풀어서 말하면 1 transaction 이란 표현도 괜찮고요.

즐공하세요 :)

 

 

0

베릴로그

감사합니다!

UART0, 1 중 선택

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