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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

12장 질문

해결된 질문

작성

·

311

1

맛비님
 
BRAM 사용과정에서 질문이 있습니다
 
IP catalog를 보면 block memory generator가 있어서
 
BRAM을 제가 원하는 크기로 만들 수 있는것 처럼 보입니다
 
맛비님이 사용한 방식은 ip catalog를 사용하지 않은 방식으로 보입니다
 
맛비님은 ip catalog 없이 Verilog를 사용해서 BRAM을 표현하신 건가요?

답변 1

1

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지식공유자

안녕하세요 :)

"맛비님은 ip catalog 없이 Verilog를 사용해서 BRAM을 표현하신 건가요?"

네 맞아요.

마찬가지로 IP Catalog 처럼 Verilog 에서도 원하는 크기로 만들 수 있어요. (parameter 부분 참고)

방법의 차이일뿐 사용하는 primitive cell 은 두 방법이 동일하기 때문에, 편하신 것으로 하시면 됩니다.

즐공하세요 :)

답변 감사합니다!

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