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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
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안녕하세요 :)
"맛비님은 ip catalog 없이 Verilog를 사용해서 BRAM을 표현하신 건가요?"
네 맞아요.
마찬가지로 IP Catalog 처럼 Verilog 에서도 원하는 크기로 만들 수 있어요. (parameter 부분 참고)
방법의 차이일뿐 사용하는 primitive cell 은 두 방법이 동일하기 때문에, 편하신 것으로 하시면 됩니다.
즐공하세요 :)
답변 감사합니다!
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