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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 8장 실습 개정 2] 2022.1 이후버전 사용하시면, 실습하는 과정은 이 영상을 따라해주세요 !!!

Vitis Classic 2023.2 기준 data 값 비정상 출력 해결 방법

해결된 질문

590

Cozeze

작성한 질문수 1

3

data가 위 사진처럼 비정상적으로 출력 되는 경우

main_lab8_rev_2022_1.c 에서 MYIP_BASE_ADDR로 정의한 XPAR_PS7_PMU_0_S_AXI_BASEADDR을 xparameters.h에서 찾습니다.


그럼 다음과 같은 값으로 정의되어 있는 것을 찾으실 수 있는데, 이 값을 vivado의 Adress Editor의 Master Base Address의 값과 일치시켜 줍니다.


그 후에 xparameters.h를 저장하고 Build Project, Launch Hardware를 하시면 data가 정상적으로 출력되는 것을 확인하실 수 있습니다.

fpga 임베디드

답변 1

1

설계독학맛비

오.. 정리해주셔서 감사합니다.

base address 가 달라지면 문제가 될 수 있죠.

이런 노하우가 조금씩 쌓이시면, 더 빠르게 성장하시리라 믿습니다.

즐공하세요 🙂

UART0, 1 중 선택

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