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設計独学맛비's 実戦 Verilog HDL Season 1 (クロックから内部メモリまで)

[HDL 2章] テストベンチとDUT (Design Under Test) とは？

./build 오류의 원인을 모르겠습니다 ㅠㅠ

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syntax 오류라고 하는데.. 맛비님이 올려주신 코드를 그대로 사용했는데 build 과정에서 오류가 납니다. 구글링을 해봤는데 오류 원인을 못 찾겠어서 질문 남깁니다.

바로 앞 강의에서 사용한 코드는 문제없이 정상 동작합니다.

fpga임베디드verilog-hdl

回答 3

質問者

디렉도리를 하나 더 만들어서 build clean 모델과 테스트벤치 모두 똑같이 따라서 만들었더니 제대로 작동했습니다!

원래 있던 파일의 코드를 보고 똑같이 만든 건데 정상 작동을 해서 도대체 어디가 문제인 건지 모르겠어서 첫라인을 봤더니 ㅠㅠ 주석 앞에 .이 하나 찍혀 있었습니다 ㅠㅠㅠㅠㅠㅠㅠㅠㅠㅠㅠㅠ

インストラクター

오! 찾으셔서 다행이네요.

즐공하세요 :)

質問者

이 것만 build 가 안 되서 저도 제가 건드린 건지 ㅋㅋ.. 코드는 문제가 없어 보이는데 ㅜㅜ 올려주신 압축 파일 다시 열어서 확인해보겠습니다!

インストラクター

안녕하세요 :)

27번째 라인이 syntax 에러라고 나오는데, 제가 드린 코드를 그대로 사용하신거 맞을까요? (에러가 나올 이유가 없어서요)

혹시나 직접 수정하셨다면( 건드신적이 있다면) 다시 확인 부탁드려요 :)

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