13장 파이프라인 질문 드립니다.
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投稿した質問数 1
안녕하세요 🙂
[1. 질문 챕터] : 13장 3:40~
[2. 질문 내용] : timing violation이 발생하는 case에 대해서 어떤 이유에서 violation이 발생하는지 잘 모르겠습니다.
[3. 시도했던 내용, 그렇게 생각하는 이유] : 그림에서처럼 각 딜레이 이후, 레지스터를 달아주게 되면 t_CLK 보다 딜레이 값이 모두 작거나 같기 때문에 violation이 발생하지 않는다는 내용은 이해가 됩니다. 그런데 그 전에 설명하신 worst path의 시간이 45이기 때문에 25에 해당하는 clock speed를 감당할 수 없다는 게, 어떤 설명인지 이해가 안 되어 질문 드렸습니다. (4분 30초 부근)
回答 1
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아니면 왼쪽 그림처럼 레지스터가 없을 때, 1 사이클 안에 출력이 결정되어야 하는데 worst time이 45이므로 원하는 출력이 나오지 않아 timing violation이 발생한다라고 이해하면 될까요?
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