vi에서 자동 완성 기능은 어떻게 쓰나요?
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강의 시청 중 궁금한게 있어서 질문 남깁니다.
직접 코드 작성하시는거 보면 vi에서 자동완성이 되던데 그 기능은 어떻게 설정하면 사용할 수 있나요?
回答 2
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안녕하세요 강의 시청 중 문의사항이 있어 질문 남깁니다.
이전부터 Timing Diagram을 보면 신호가 clk이랑 미묘하게 조금씩 밀려서(?) 그려지는 듯 보이는데 표현이 잘못된건지 아니면 어떠한 현상때문에 이러한 상황이 발생되는건지 궁금합니다.
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안녕하세요 🙂
캡쳐를 해주셨으면 더 좋았겠다 생각이 드는데요. (여러가지 이유가 있어서)
Timing Diagram에서 clk과 신호가 살짝 밀려 보이는 건 대부분 시뮬레이터의 표시 해상도 때문입니다. 실제 신호가 지연된 게 아니라, 파형 툴에서 time step이나 interpolation 방식 때문에 그렇게 보일 수 있어요.
결론적으로, 파형에서 아주 미세하게 밀려 보이는 현상은 대부분 시각화상의 오차이거나, non-blocking 업데이트의 순서 차이 때문입니다.
즐공하세요!
fpga
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