L2_P12_priority_data_controller 코드 리뷰 부탁드립니다.

안녕하세요, 강의 잘 수강 중에 있습니다.

L2_P12_priority_data_controller 코드 리뷰와 질문 몇가지만 받아주시면 감사합니다.

`timescale 1ns / 1ps
module priority_data_controller (
    // input stream
    input  logic           clk,
    input  logic           reset,
    input  logic [31:0]    stream_a,
    input  logic [31:0]    stream_b,
    input  logic [31:0]    stream_c,
    input  logic           valid_a,
    input  logic           valid_b,
    input  logic           valid_c,

    // Output stream
    output logic [31:0]    output_data,
    output logic           valid
);

    localparam P_ABC = 2'b00;
    localparam P_BCA = 2'b01;
    localparam P_CAB = 2'b10;

    logic [1:0] state, n_state;

    // 1. Combi logic & Output logic
    always_comb begin
        case(state)
            P_ABC   : begin
                if(valid_a) begin
                    output_data = stream_a;
                    valid = 1'b1;
                    n_state = P_BCA;
                end
                else if(valid_b) begin
                    output_data = stream_b;
                    valid = 1'b1;
                    n_state = P_CAB;
                end
                else if(valid_c) begin
                    output_data = stream_c;
                    valid = 1'b1;
                    n_state = P_ABC;
                end
                else begin
                    output_data = 32'b0;
                    valid = 1'b0;
                    n_state = P_ABC;
                end
            end

            P_BCA   : begin
                if(valid_b) begin
                    output_data = stream_b;
                    valid = 1'b1;
                    n_state = P_CAB;
                end
                else if(valid_c) begin
                    output_data = stream_c;
                    valid = 1'b1;
                    n_state = P_ABC;
                end
                else if(valid_a) begin
                    output_data = stream_a;
                    valid = 1'b1;
                    n_state = P_BCA;
                end
                else begin
                    output_data = 32'b0;
                    valid = 1'b0;
                    n_state = P_BCA;
                end
            end

            P_CAB   : begin
                if(valid_c) begin
                    output_data = stream_c;
                    valid = 1'b1;
                    n_state = P_ABC;
                end
                else if(valid_a) begin
                    output_data = stream_a;
                    valid = 1'b1;
                    n_state = P_BCA;
                end
                else if(valid_b) begin
                    output_data = stream_b;
                    valid = 1'b1;
                    n_state = P_CAB;
                end
                else begin
                    output_data = 32'b0;
                    valid = 1'b0;
                    n_state = P_CAB;
                end
            end

            default : begin
                output_data = 32'b0;
                valid = 1'b0;
                n_state = P_ABC;
            end
        endcase
    end

    // 2. Seq logic
    always_ff @(posedge clk or posedge reset) begin
        if(reset) begin
            state <= P_ABC;
        end
        else begin
            state <= n_state;
        end
    end

endmodule

Q1) 위처럼 FSM 방식으로 작성해도 문제없는지 궁금합니다.

Q2) 이건 좀 추상적인 질문인데, 저 같은 경우는 위처럼 간단한 로직이라도 FSM을 사용해 combinational logic/sequential logic/output logic 이 세가지로 분리해서 작성하는게 편한 것 같습니다. 그런데 실무에서 rtl을 보면 모든 ip가 FSM으로만 설계되지는 않는 것 같고, 사용된다하더라도 윗 처럼 FSM logic을 세 부분으로 분리해서 작성하지는 더더욱 않더라구요. 학부 때는 FSM으로 로직을 짜는 것이 많은 장점이 있다고 배운 것 같은데, logic의 복잡도와 무관하게 위와 같은 코딩스타일을 고집하는게 좋지 않은 습관인지 궁금합니다. 또한, logic을 설계함에 있어 FSM을 사용할지 말지에 대한 기준이 궁금합니다.