L2_P08 SRAM 코드 리뷰 부탁드립니다.

`timescale 1ns / 1ps
module sync_sram_ctrl #(
    parameter ADDR_WIDTH = 8,
    parameter DATA_WIDTH = 16
)(
    input logic                     clk,
    input logic                     rst_n,
    input logic [ADDR_WIDTH-1:0]    addr,
    input logic [DATA_WIDTH-1:0]    data_in,
    output logic [DATA_WIDTH-1:0]   data_out,
    input logic                     rd_req,
    input logic                     wr_req,
    output logic                    ready,
    
    // SRAM I/F
    output logic [ADDR_WIDTH-1:0]   sram_addr,
    output logic [DATA_WIDTH-1:0]   sram_data_out,
    input logic [DATA_WIDTH-1:0]    sram_data_in,
    output logic sram_ce_n,
    output logic sram_we_n
);

    // FSM states
    localparam IDLE         = 2'd0;
    localparam WRITE_REQ    = 2'd1;
    localparam READ_REQ     = 2'd2;
    localparam READ         = 2'd3;

    logic [1:0] state, n_state;

    // 1. Comb part
    always_comb begin
        case(state)
        IDLE        :
            begin
                if(rd_req == 1) begin
                    n_state = READ_REQ;
                end
                else if(wr_req == 1) begin
                    n_state = WRITE_REQ;
                end
                else begin
                    n_state = IDLE;
                end
            end
        WRITE_REQ   :
            begin
                n_state = IDLE;
            end
        READ_REQ    :
            begin
                n_state = READ;
            end
        READ        :
            begin
                n_state = IDLE;
            end
        default     :
            begin
                n_state = IDLE;
            end
        endcase
    end

    // 2. Seq part
    always_ff @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            state <= IDLE;
        end
        else begin
            state <= n_state;
        end
    end

    // 3. Output part
    always_comb begin
        case(state)
        IDLE        :
            begin
                ready = 1;
                sram_ce_n = 1;
                data_out = sram_data_in;
            end
        WRITE_REQ   : 
            begin
                ready = 0;
                sram_addr = addr;
                sram_data_out = data_in;
                sram_ce_n = 0;
                sram_we_n = 0;
            end
        READ_REQ    :
            begin
                ready = 0;
                sram_addr = addr;
                sram_ce_n = 0;
                sram_we_n = 1;
            end
        READ        : 
            begin
                ready = 0;
                sram_addr = addr;
                sram_ce_n = 1;
                sram_we_n = 1;
            end
        default     :
            begin
                ready = 1;
            end
        endcase
    end
endmodule

안녕하세요, 강의 잘 수강하고 있습니다.
우선 main 로직부분에서 f/f을 활용해서 초기화를 하셨고,
write, read state에서 바로 ce_n, we_n을 1로 만드셨는데
제가 구현한 방식과는 조금 달라서 리뷰 부탁드립니다.

감사합니다.