์๋ ํ์ธ์. ์ค๊ณ๋ ํ์ ๋ง๋น์ ๋๋ค.
ํ) Global Top5 Fabless๊ธฐ์ ์์ HW IP ์ค๊ณํ๊ณ ์์ต๋๋ค.
์ธ์์ ์๋ ๊ทธ๋ฆฌ๊ณ ์ฌ๋ฌ๋ถ๋ค์ ํ์ ์ํ์ ๋์์ด ๋๋, "์ง์ง ๋ฐ๋์ฒด ์ค๊ณ ์ค๋ฌด ๊ฐ์"๋ฅผ ๋ง๋ค๊ณ ์์ต๋๋ค.
์ค๊ณ๋ ํ ๋ก๋๋งต๊ณผ ํจ๊ป ์ฌ๋ฌ๋ถ๋ค์ ์ค๋ ฅ์ ํค์๋ณด์์.
์ค๊ณ๋ ํ๊ณผ ํจ๊ปํ ์ ์๋ ๋งํฌ์ ๋๋ค. ํจ๊ป ์ฆ๊ณตํ๊ณ ์ฑ์ฅํด์!
Courses
Reviews
jhpark76758
ยท
Design Self-Study Tastebi's Practical FPGA-Based HW Accelerator Design (From LED Control to Fully Connected Layer Accelerator Design)Design Self-Study Tastebi's Practical FPGA-Based HW Accelerator Design (From LED Control to Fully Connected Layer Accelerator Design)mini9136
ยท
Design Self-Study Tastebi's Practical Verilog HDL Season 1 (From Clock to Internal Memory)Design Self-Study Tastebi's Practical Verilog HDL Season 1 (From Clock to Internal Memory)- Design Self-Study Tastebi's Practical Verilog HDL Season 1 (From Clock to Internal Memory)
jumg17047841
ยท
Design Self-study Taste's Bible for Practical AI HW Design, Complete Conquest of CNN Operations (Accelerator Practice Using Verilog HDL + FPGA)Design Self-study Taste's Bible for Practical AI HW Design, Complete Conquest of CNN Operations (Accelerator Practice Using Verilog HDL + FPGA)202111282280
ยท
์ค๊ณ๋ ํ's Verilog Master Season 1 (Career Leap for Digital Design Engineers Completed Through Practical Coding Test Problems)์ค๊ณ๋ ํ's Verilog Master Season 1 (Career Leap for Digital Design Engineers Completed Through Practical Coding Test Problems)
Posts
Q&A
Edit in IP Packager์์ ์ฝ๋ ์์ ํ IP ์์ ํ๋ฉด simulation์์ ์์ ๋ ์ฝ๋๋ก ์๋์ด ์๋ฉ๋๋ค
์๋ ํ์ธ์ ๐์ด ๋ฌธ์ ๋ Edit in IP Packager์์ ์์ ํ ์ฝ๋๊ฐ Vivado ํ๋ก์ ํธ์ ์๋ฎฌ๋ ์ด์ ๊ฒฝ๋ก์ ์ ๋๋ก ๋ฐ์๋์ง ์์์ ์๊ธฐ๋ ํ์์ ๋๋ค. ํต์ฌ์ IP๋ฅผ ์์ ํ๊ณ update IP๋ง ํ ๊ฒ์ผ๋ก๋ simulation source ๊ฒฝ๋ก๊ฐ ์๋์ผ๋ก ๊ฐฑ์ ๋์ง ์๋๋ค๋ ์ ์ ๋๋ค.Vivado์ ์๋ฎฌ๋ ์ด์ ์ ๊ธฐ๋ณธ์ ์ผ๋ก โproject ๋ด์ ๋ณต์ฌ๋ simulation์ฉ wrapper ํ์ผโ์ ๋ฐ๋ผ๋ณด๊ณ ๋์ํฉ๋๋ค. ์ฆ, IP Packager ์์์ ์ฝ๋๋ฅผ ์์ ํด๋, update IP๋ฅผ ํ ๋ค์ generate output products โ generate simulation sources๋ฅผ ๋ค์ ํด์ค์ผ Vivado๊ฐ ์์ ๋ ํ์ผ์ simulation ๊ฒฝ๋ก๋ก ๋ฐ์ํฉ๋๋ค.๊ทธ๋์ ์๋ ์์๋ก ์ ๋ฆฌ๋๋ฆด๊ฒ์.Edit in IP Packager์์ ์์ ํ ์ ์ฅPackager ์ฐฝ ๋ซ์ ๋ ๋ฐ๋์ โPackage IP โ update repositoryโ๊น์ง ์๋ฃVivado๋ก ๋์๊ฐ์ ํด๋น IP ์ ํ ํ์ค๋ฅธ์ชฝ ํด๋ฆญ โ โRegenerate Output Productsโ๋ค์ ์ค๋ฅธ์ชฝ ํด๋ฆญ โ โGenerate Simulation Sourcesโ๊ทธ ๋ค simulation์ ๋ค์ ์คํ์ด๋ ๊ฒ ํด์ผ Vivado๊ฐ ๊ธฐ์กด simulation ๋๋ ํ ๋ฆฌ ์์ .v ํ์ผ์ ์๋ก ๋ฎ์ด์๋๋ค.๋ง์ฝ ๊ทธ๋๋ ๋ฐ์์ด ์ ๋๋ค๋ฉด, simulation ํด๋(sim_1/simulations/ip_name)๋ฅผ ์ง์ ์ญ์ ํ ํ ์ ๋จ๊ณ๋ฅผ ๋ค์ ํ๋ฉด ๋ฉ๋๋ค. Vivado๊ฐ ์๋ก ๋ณต์ฌํ๋ฉด์ ์ต์ IP ์ฝ๋๋ก ์๋ฎฌ๋ ์ด์ ์ ๋๋ฆฝ๋๋ค.๊ทธ๋ฆฌ๊ณ ์ด๋ฐ ๋ฌธ์ ๋ฅผ ๋ฐ๋ณตํด์ ๊ฒช์ง ์์ผ๋ ค๋ฉด, IP๋ฅผ ์์ ํ ๋๋ง๋ค Vivado์์ Tools โ Report IP Status๋ก ํ์ธํ์ธ์. โOut of dateโ๊ฐ ํ์๋๋ IP๋ ๋ฐ๋์ regenerate๋ฅผ ํด์ผ simulation์ด ์ ์ ๋ฐ์๋ฉ๋๋ค.์ ๋ฆฌํ๋ฉด, update IP๋ง์ผ๋ก๋ simulation ์ชฝ์ด ๊ฐฑ์ ๋์ง ์๊ณ , generate output + generate simulation sources ๋ ๋จ๊ณ๋ฅผ ๊ผญ ์ํํด์ผ ์์ ๋ ์ฝ๋๋ก ๋์ํฉ๋๋ค.์ฆ๊ณตํ์ธ์!
- 1
- 2
- 27
Q&A
mobaxterm ์์ ์ญ์ ๋ฒ
์๋ ํ์ธ์ ๐์ธ๋ถ ํด๊ณผ ๊ด๋ จ๋ ์ด์๋ AI ๋ ๊ตฌ๊ธ๋ง์ด ์ข์ ๊ฒ ๊ฐ์๋ฐ์.AI ์ธํด์ด ๋งํด์ค ๋ฐฉ๋ฒ์ ์ ํด๋ณด์๊ฒ ์ด์?
- 1
- 2
- 62
Q&A
๋ฉ๋ชจ๋ฆฌ์ ํํ๊ฐ ์ ์ฒด์ค๊ณ์ ๋ฏธ์น๋ ์ํฅ์ด ๊ถ๊ธํฉ๋๋ค.
์๋ ํ์ธ์ ๐AI ์ธํด์ด ๊ธฐ์ด์ ์ธ ๋ต์ ์ ๋ฌ์์ค์, ๊ธฐ๋ณธ์ ์ธ ์ด๋ก ๋ด์ฉ์ ์ฐธ๊ณ ํ์๋ฉด ๋ ๊ฒ ๊ฐ์์.์ ์ถ๊ฐ ๋ต๋ณ์ ๋ค์๊ณผ ๊ฐ์ต๋๋ค.FPGA ๋ด์๋ Primitive cell ์ด๋ผ๊ณ ๋ถ๋ฅด๋, ์ด๋ฏธ chip ์์ ์กด์ฌํ๋ ๋ก์ง๋ค์ด ์กด์ฌํฉ๋๋ค.FPGA ์์์ Verilog ์ฝ๋ ๋์์ ๋ฐ๋ก ์ด ๋ก์ง๋ค์ Verilog ์ฝ๋๋ก ๋ง๋ IP ๊ฐ ์ฌ์ฉํ๊ฒ ํ๋ ๊ฒ์ด๊ฒ ์ฃ .PnR ๊ณผ์ ์ ๊ฑฐ์ณ์์.Primitive bram ์ด chip ๋ด์ ์กด์ฌํ๊ณ ์. ํด๋น ๋ฉ๋ชจ๋ฆฌ shape ์ด ์ด๋ป๊ฒ ์๊ฒผ๋์ง๋ฅผ ์ดํดํด๋ณด๋ฉด, ๋ ๋ง์ Bram ์ฉ๋์ ์ฌ์ฉํ ์ ์์ต๋๋ค.์ดํด๋ฅผ ๋๊ธฐ์ํด์ ๊ทน๋จ์ ์ผ๋ก ์๋ฅผ๋ค์ด๋ณด๋ฉด, ์ฌ์ฉํ์๋ FPGA ๋ด์ BRAM์ด RAMB18E1 ๋ง ์๋ค๊ณ ๊ฐ์ ํด๋ณด์ฃ . https://docs.amd.com/r/en-US/ug953-vivado-7series-libraries/RAMB18E1(์ฌ์ง)Din/Dout ์ 16 bits ์ ๋๋ค.๋ง์ฝ์ width ๋ฅผ 1๋ก ์ฌ์ฉํ๋ค๋ฉด, 15 ๋งํผ์ ๋น๊ณต๊ฐ (์์ฐ๋ ์์ญ) ์ด ์๊ธฐ๊ฒ ์ฃ .์ฆ ํ์ ๋ ์์ ์ค์์ 1/16 ๋งํผ๋ง ์ฌ์ฉํ๊ฒ ๋๋ ๋ถ์์ฌ? ๊ฐ ๋ฐ์ํฉ๋๋ค.์ฌ์ฉํ์๋ FPGA Chip set ๋ด์ BRAM ์ shape ์ ์ ํ์ ํ์๊ณ , memory size ๋ฅผ ์ค๊ณํ์๋ฉด Area ํจ์จ์ ์ธ ์ค๊ณ๊ฐ ๊ฐ๋ฅํ์ค๊บผ์์.์ฆ๊ณตํ์ธ์ ๐
- 1
- 2
- 53
Q&A
๋์ค์ฝ๋ ๋ฉค๋ฒ์ฝ ๋ฑ์ ๊ด๋ จ ๋ฌธ์
์ ์ด๋ฐ!!์ค๋ ์ ๋ ์ ํ์ธํด๋ณด๊ฒ ์ต๋๋ค.์ชผ๊ธ๋ง ๊ธฐ๋ค๋ ค์ฃผ์ ์!!
- 1
- 2
- 49
Q&A
BRAM์ Read / Write๋ฅผ ๋ค ์ํํ๋์ง ํ์ธํ ๋ ์ฌ์ฉ๋๋ num_cnt / i_num_cnt ๊ด๋ จ ์ง๋ฌธ
์๋ ํ์ธ์!!์ถ์์ฐํด๋ผ์ ๋ต๋ณ์ด ์กฐ๊ธ ๋ฐ๋ ธ๋ค์ ใ ์ง๋ฌธ ์์ง๋ โ์ i_num_cnt๋ฅผ ๋ฐ๋ก ์ฐ์ง ์๊ณ ๋ ์ง์คํฐ num_cnt์ ์บก์ฒํ๋๋โ๋ก ์ดํดํ์ต๋๋ค. ๊ฒฐ๋ก ๋ถํฐ ๋งํ๋ฉด, ๋น๊ต ๊ธฐ์ค์ ํธ๋์ญ์ ๋จ์๋ก ๊ณ ์ ํ๊ณ ํ์ด๋ฐ์ ์์ ํํ๋ ค๋ ์๋์ ๋๋ค. ํญ๋ชฉ๋ณ๋ก ๋ต๋๋ฆฌ๊ฒ ์ต๋๋ค.๋ง์ต๋๋ค. num_cnt๋ฅผ ๋ ์ง์คํฐ๋ก ๋๋ฉด ํ๋ฆฝํ๋กญ ์์์ด ๋ค๊ณ , i_run์ ์บก์ฒ๋๋ ์์ ๋งํผ ํ ์ฌ์ดํด์ ์ง์ฐ์ด ์๊น๋๋ค. ๋ค๋ง ์ด ๋น์ฉ์ ๋ณดํต ํญ๋งํผ์ FF(์: AWIDTH๋นํธ)๋ผ์ ๋งค์ฐ ์๊ณ , ์์คํ ํ์ด๋ฐ ์ธก๋ฉด์์ ์ด๋์ด ๋ ํฝ๋๋ค.์ฅ์ ์ ์ธ ๊ฐ์ง๊ฐ ํต์ฌ์ ๋๋ค.์์์ฑ ๋ณด์ฅ: i_num_cnt๊ฐ ํธ๋์ญ์ ๋์ค ๋ฐ๋์ด๋, ์บก์ฒ๋ num_cnt๋ ๋๋ ๋๊น์ง ๊ฐ์ด ๊ณ ์ ๋ฉ๋๋ค. done ๋น๊ต ๊ธฐ์ค์ด ํ๋ค๋ฆฌ์ง ์์ต๋๋ค.ํ์ด๋ฐ/๊ธ๋ฆฌ์น ์ฐจ๋จ: ์์ ๋ก์ง์ ์กฐํฉ ๊ฒฝ๋ก๊ฐ ๊ธธ๊ฑฐ๋ ๊ธ๋ฆฌ์น๊ฐ ์์ด๋ FF์์ ํ๋ฒ ๋์ด ์ฃผ๋ฏ๋ก ๋น๊ต ๊ฒฝ๋ก๊ฐ ์งง๊ณ ๊นจ๋ํด์ง๋๋ค(ํ์ด๋ฐ ํด๋ก์ ์ ๋ฆฌ).๋ฆฌ์ ยท์ํ ๊ฒฝ๊ณ ๋ช ํํ: ์ฝ๋์ฒ๋ผ o_done์์ 0์ผ๋ก ํด๋ฆฌ์ดํ๋ฉด ํธ๋์ญ์ ๊ฒฝ๊ณ๊ฐ ๋ถ๋ช ํด์ง๋๋ค. ์ฐจ๊ธฐ ํธ๋์ญ์ ์์ ์ ์ ๊ธฐ์ค๊ฐ์ด ๋จ์์์ด ์๊ธฐ๋ ์คํ์ดํฌ๋ฅผ ์๋ฐฉํฉ๋๋ค.addr_cnt_read == i_num_cnt-1๋ก ๋ฐ๋ก ๋น๊ตํด๋ ํฉ์ฑ์ ๋ฉ๋๋ค. ๋ค๋ง ๊ถํ์ง ์์ต๋๋ค. ์ด์ ๋ํธ๋์ญ์ ์ค i_num_cnt๊ฐ ๋ณํ๋ฉด ์๋ฃ ํ์ค๊ฐ ์๋น๊ฒจ์ง๊ฑฐ๋ ์ฌ๋ผ์ง ์ ์์ต๋๋ค.์์์์ ์ค๋ ์กฐํฉ๊ฒฝ๋ก๊ฐ ๊ธธ์ด์ง๋ฉด ํฌ๋ฆฌํฐ์ปฌ ํจ์ค๊ฐ ๊ทธ์ชฝ์ผ๋ก ๋์๋ฉ๋๋ค.i_num_cnt==0์ผ ๋ i_num_cnt-1์ ์ธ๋ํ๋ก๋ก ์ ๋นํธ 1์ด ๋์ด ์ค๋์ ์ํ์ด ํฝ๋๋ค(๋ ์ง์คํฐ๋ ๋ง์ฐฌ๊ฐ์ง๋ผ์ ๋ณดํต i_num_cnt>0 ์ ์ ยทassert๋ ๊ฐ๋ ๋ก์ง์ ๋ก๋๋ค).์ ๋ฆฌํ๋ฉด, num_cnt๋ฅผ ๋ ์ง์คํฐ๋ก ์บก์ฒํ๋ ๊ฑด โ๋ฆฌ์์ค ์๋ชจ ๋๋น ์์ ์ฑ/์ฌํ์ฑ/ํ์ด๋ฐ ์ด๋โ์ด ํ์คํฉ๋๋ค. ์ค๋ฌด์์ ์ ๋ ฅ์ ๊ทธ๋๋ก ์ฐ๊ธฐ๋ณด๋ค ํธ๋์ญ์ ์์์ ์บก์ฒํด์ ์ฐ๋ ํจํด์ ๊ธฐ๋ณธ์ผ๋ก ๊ฐ์ ธ๊ฐ์๋ฉด ์์ ํฉ๋๋ค. ํ์ํ๋ฉด i_run๊ณผ o_done ์ฌ์ด์ ๊ฒฝ๊ณ์์๋ง ์ ๋ฐ์ดํธ๋๋๋ก ํ ์ฌ์ดํด ๋ ํ์ดํ๋ผ์ด๋ํ๋ ๊ฒ๋ ์ข์ต๋๋ค.์ฆ๊ณตํ์ธ์!
- 1
- 1
- 48
Q&A
Vitis ์ฝ๋ ์์ฑ
์๋ ํ์ธ์ :)Vitis์์ header file์ ๋ง์ํ์ ๊ฒ์ฒ๋ผ ํด์ด ์๋์ผ๋ก ๋ง๋ค์ด์ฃผ๋๋ฐ, ๊ทธ ์์ ์๋ ํจ์๋ค์ ๊ฒฐ๊ตญ Xilinx์์ ์ ๊ณตํ๋ ๋๋ผ์ด๋ฒ API๋ค์ด๋ผ์, ์ ๊ฐ ์ง์ ๋ฐ๋ก ๊ตฌํํ ๊ฑด ์๋๋๋ค. ์ ๊ฐ ํ ์ผ์ ๊ทธ ํจ์๋ค์ ์ญํ ์ ์ดํดํ๊ณ , ์ main.c ์ฝ๋ ์์์ ์ ์ ํ ๋ถ๋ฌ๋ค ์ฐ๋ ๊ฒ์ด์ฃ .๊ทธ๋ผ ๊ทธ ํจ์๋ค์ ๊ธฐ๋ฅ์ ์ด๋์ ๋ฐฐ์ฐ๋๋ ํ๋ฉด, ๊ธฐ๋ณธ์ ์ผ๋ก๋ Xilinx ๊ณต์ ๋ฌธ์๋ฅผ ์ฐธ๊ณ ํ์ต๋๋ค. ์๋ฅผ ๋ค์ด ๊ฐ IP๋ณ๋ก xparameters.h, xil_io.h, ๊ทธ๋ฆฌ๊ณ x.h ๊ฐ์ ํค๋๊ฐ ์์ฑ๋๋๋ฐ, ๊ฑฐ๊ธฐ์ ๋์๋๋ ๋๋ผ์ด๋ฒ ์ค๋ช ์ด Vitis Document๋ Xilinx Wiki์ ์ ์ ๋ฆฌ๋์ด ์์ต๋๋ค. https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18841745/Baremetal+Drivers+and+Libraries ์ฒ์์ ๋ฐ์ดํฐ์ํธ์ ๋๋ผ์ด๋ฒ ์์ ์ฝ๋๋ฅผ ๊ทธ๋๋ก ๋ฐ๋ผ ํด๋ณด๊ณ , ํจ์ ์ด๋ฆ๊ณผ ๋์์ ์ฐ๊ฒฐํ๋ฉด์ ์์ฐ์ค๋ฝ๊ฒ ์ตํ๊ฒ ๋์ต๋๋ค.์ฆ, ์ cin, cout์ ๋ฐฐ์ฐ๋ฏ์ด, Xilinx์์ ์ ๊ณตํ๋ ์์ ์ฝ๋์ API ๋ฌธ์๋ฅผ ๋ณด๋ฉด์ ํจ์์ ์ญํ ์ ์ตํ๋ค๊ณ ๋ณด์๋ฉด ๋ฉ๋๋ค. ์ง์ ๋ค ์ธ์ฐ๊ธฐ๋ณด๋ค๋ ํ์ํ ๊ธฐ๋ฅ์ด ์์ ๋ ์์ ๋ฅผ ์ฐพ์๋ณด๊ณ , ๋ฐ๋ณตํด์ ์ฌ์ฉํ๋ฉด์ ๋ชธ์ ์ตํ๋ ์์ผ๋ก ๊ณต๋ถํ์ต๋๋ค.์ฆ๊ณตํ์ธ์!
- 1
- 2
- 66
Q&A
Ubuntu ์์ ์์ ๋ผ์ธ ์ ๋ณด๋ ๋ฐฉ๋ฒ
์๋ ํ์ธ์ ๐vim editor์ ๋ผ์ธ ๋๋ฒ๋ vim ๋ด๋ถ ํค์๋๋ก ํ์ธํ ์ ์์ต๋๋ค.vim editor ์ฌ์ฉ๋ฐฉ๋ฒ์ ๋ณ๋๋ก ์ฑ ์ด ๋์ฌ ์ ๋๋ก ๋ฐฉ๋ํ๊ธด ํ๋ฐ์. ์ ๋ ์์ฃผ ์ฐ๋๊ฒ๋ง ์์์. ํํซ ์ผ๋ฐ์ ์ผ๋ก :set number ๋ช ๋ น์ด๋ฅผ ์ ๋ ฅํ๋ฉด ์ผ์ชฝ์ ์ค ๋ฒํธ๊ฐ ํ์๋๊ณ , :set nonumber๋ก ๋ค์ ๋ ์ ์์ต๋๋ค. ๋ง์ฝ ์๋์ ์ธ ๋ผ์ธ ๋ฒํธ๊ฐ ํ์ํ๋ค๋ฉด :set relativenumber๋ฅผ ์ฐ๋ฉด ํ์ฌ ์ปค์๋ฅผ ๊ธฐ์ค์ผ๋ก ์์๋ ์ค์ ์๋์ ์์น๊ฐ ํ์๋ฉ๋๋ค. ์ด ๋ ์ต์ ์ ๊ฐ์ด ์ธ ์๋ ์์ด์, ์ ๋ ๋ฒํธ์ ์๋ ๋ฒํธ๋ฅผ ๋์์ ํ์ธํ๋ ๊ฒ๋ ๊ฐ๋ฅํฉ๋๋ค. ์์ฃผ ์ฐ์ ๋ค๋ฉด .vimrc์ set number๋ฅผ ์ถ๊ฐํด๋๋ฉด vim์ ์ด ๋๋ง๋ค ๊ธฐ๋ณธ์ผ๋ก ๋ผ์ธ ๋๋ฒ๊ฐ ์ผ์ง๊ฒ ๋ฉ๋๋ค. ์ฆ๊ณตํ์ธ์!
- 1
- 1
- 57
Q&A
o_done๋ง reg type์ผ๋ก ์ ์ธํ ์ด์
์๋ ํ์ธ์ ๐์ฝ๋ฉ ์คํ์ผ์ ์ฐจ์ด ์ด๊ณ ์.์ฌ๋ฌ๊ฐ์ง ์ฝ๋ฉ ์คํ์ผ์ ๋ณด์ฌ๋๋ฆฌ๋ ค๊ณ ํ์ด์. ์ ์ฌ ์ง๋ฌธ์ด ์์ด์ ๋จ๊ฒจ๋๋ ค์.์ฆ๊ณตํ์ธ์!(์ฌ์ง)
- 1
- 2
- 45
Q&A
vivado ๋ฐ vitis ๋ฆฌ๋ ์ค ํ๊ฒฝ ์ค์น ๊ด๋ จ ์ง๋ฌธ๋๋ฆฝ๋๋ค.
์๋ ํ์ธ์ ๐FPGA ๋ฅผ ๋ฆฌ๋ ์ค์์ ์ฌ์ฉํ์์ง ์์ผ์ค๊บผ๋ผ๋ฉด, vivado ๋ง ์์ผ์ ๋ ๋ฉ๋๋ค. ๊ทธ๋ฆฌ๊ณ ๋ฆฌ๋ ์ค ์ฉ์ผ๋ก ์ค์นํ์๋ฉด ๋ฉ๋๋ค. ๋ฆฌ๋ ์ค ์์์๋ Vivado sim ์ ์์ฃผ๋ก ์ฌ์ฉํด์. ๋ค๋ง Xilinx ์์ ์ค์น ํ์ผ์ Vitis ๋ฅผ super set ์ผ๋ก ์ ๊ณตํ๊ณ ์์ด์ vitis ๋ฅผ ์ค์นํ์ต๋๋ค. (๋์ค์ ํ์ฅ์ฑ์ด ์์ ์ ์๊ณ ์) ๋ฆฌ๋ ์ค ํ๊ฒฝ์ ์ ์ํ์๋ ๊ฒ์ ์ ๊ทน ์ถ์ฒ๋๋ฆด๊ป์. ์ถ๊ฐ์ง๋ฌธ์ ๋ต์FPGA ๊ฐ์๋ฅผ ์ ์ํ ๋น์์ WSL ์์ ์งํํ๋ฉด ์ข์์ผ๋, ์ค์น์ ๋๋ผ์ด๋ฒ ์ด์๋ก ์ธํ์ฌ Windows ๋ฅผ ์ ํํ์์ต๋๋ค. ์ด๋ฐ ์ํฉ์์ WSL ์์ ๋๋ผ์ด๋ฒ ์ด์๋ฅผ ํด๊ฒฐํ๊ณ FPGA ๊ฐ์๋ฅผ ์งํํ์ ๋ถ๋ ๊ณ์๋๋ฐ์. ํ์ํ์๋ฉด ๋ค์๋งํฌ ํ์ธํด๋ณด์๋ฉด ์ข์ ๊ฒ ๊ฐ์์. https://inf.run/zC27f ์ฆ๊ณตํ์ธ์ ๐
- 1
- 3
- 132
Q&A
21๊ฐ์ DUT ์ง๋ฌธ ์์ต๋๋ค.
์๋ ํ์ธ์ ๐๊ทธ๋ฆผ์์ ๋ณด์๋ฉด, (์ฌ์ง)์บก์ณํด์ฃผ์ ์ฝ๋๋ Combinational Logic ํํธ์ ๋๋ค. (ํ๋์ ๋ถ๋ถ)์ฝ๋์์ 1 cycle ๋ณ๊ฒฝ ๋ถ๋ถ์, ๋ค์ ๊ทธ๋ฆผ์์ ๋นจ๊ฐ์ ๋ถ๋ถ์ด ๋๊ฒ ์ต๋๋ค.๋นจ๊ฐ์ ๋ฐ์ค ๋ด์ ์ฝ๋๋ฅผ ๋ณด์๋ฉด, clk edge ์ ๋ง์ถ์, c_state ์ด๊ฒ์ด 1 cycle delay ๋ฅผ ๋ง๋ค์ด ๋ ๋๋ค.๋ฐ๋ผ์ "S_DONE์ผ ๊ฒฝ์ฐ n_state๋ฅผ S_IDLE ๋ก ๋ฐ๊พธ๋๋ฐ์" ์ด ๋ฐ์๋ ๋ด์ฉ์ 1 cycle ๋ค์ c_state ๋ก ๋ฐ์๋ฉ๋๋ค. ๋ฐ๋ผ์ ์ง๋ฌธ์ฃผ์ "wave form์์๋ ๋ฐ๋ก ๋ฐ๋์ง ์๊ณ , 1cycle ์ ๋ ํ์ ๋ฐ๋๋์?"์ด๊ฒ์ ์ฝ๋์์ ์๋ํ ๋์์ ๋๋ค.์ฆ๊ณตํ์ธ์ ๐
- 1
- 1
- 41






