독학용 PDF 관련 질문

안녕하세요, 답변 남겨드립니다.네 맞습니다.PPT 교안이 아닌, 길게 줄글로 작성된 PDF 파일들이 독학용 교안입니다.충분히 풀어서 설명을 다뤄두어서 강의에서 다룬 내용만 가지고는 이해하지 못하신 부분도 충분히 이해가 되실거에요. 추가적으로 궁금한 부분이 있다면 또 문의주시기 바랍니다!

BGR TEMP Sweep

안녕하세요, 답변 남겨드립니다.지금 그래프는 회로가 완전히 잘못 동작한다기보다, BGR의 1차 온도 보상이 아직 덜 맞아서 Vbe의 CTAT 성분이 남아 있는 상태로 보는 게 맞습니다. 화면상으로 Vref가 약 -4도에서 1.340V, 126도 근처에서 1.293V 정도라서 기울기는 대략 (1.293 - 1.340) / 130 = -0.36mV/C 정도입니다. 이 정도면 발산이나 바이어스 붕괴가 아니라, PTAT 가중치가 약간 부족해서 전체가 음의 직선처럼 보이는 상황입니다. BGR에서 우리가 기대하는 2차 곡선 형태는 CTAT와 PTAT의 1차 기울기가 거의 상쇄된 뒤에야 눈에 보입니다. 1차 기울기가 -0.3mV/C 이상 남아 있으면 Vbe의 거의 직선적인 온도 변화가 지배적이라서, 잔류 curvature는 그래프에서 묻혀버립니다.이 회로를 이상적인 bandgap 식으로 보면 Vref = Vbe + (R3/R2)DeltaVbe 형태입니다. 여기서 DeltaVbe = VTln(N)이고, N = 8이면 d(DeltaVbe)/dT = 86uV/C*ln(8) = 약 179uV/C입니다. 현재 R3/R2 = 72k/7.2k = 10이므로 PTAT 쪽 기울기는 이상적으로 약 +1.79mV/C입니다. 그런데 실제 BJT의 Vbe 기울기는 바이어스 전류, 모델, 전류밀도에 따라 보통 -1.7~-2.3mV/C 정도로 움직입니다. 지금 결과가 -0.36mV/C로 나온다는 건, 현재 PTAT 가중치가 Vbe의 음의 기울기를 다 못 이기고 있다는 뜻입니다. 그래서 “CTAT 영향이 PTAT보다 강하다”는 판단은 방향이 맞습니다.R3를 바꿨는데 개형이 크게 안 바뀐 것처럼 느껴진 이유는, 2차 곡선 모양 자체가 먼저 나오는 게 아니라 평균 기울기가 먼저 이동하기 때문입니다. 예를 들어 R3를 72k에서 75k 정도로 조금만 올리면 R3/R2가 10에서 10.4로 바뀌는데, N = 8 기준 추가되는 PTAT 기울기는 0.4*179uV/C = 0.072mV/C 정도밖에 안 됩니다. 지금 필요한 보정량이 약 0.36mV/C이므로, R3를 몇 k 정도 바꾸는 수준으로는 그래프가 여전히 음의 직선처럼 보입니다. 실무적으로는 R3/R2를 10에서 바로 11.5~12 정도까지 올려서 확인하는 게 빠릅니다. R2를 7.2k로 유지한다면 R3는 82k~86k 근처가 1차 확인 범위입니다. 현재 그래프 기울기만 놓고 보면 82k 부근부터 확인하고, 이상적인 N = 8 식 기준으로는 86k 부근까지 보는 게 자연스럽습니다.다만 R3를 올리면 Vref DC 값도 같이 올라갑니다. 지금 Vref가 1.33V인데 R3/R2를 10에서 12로 올리면 PTAT 항이 대략 10~15% 이상 커져서 Vref가 1.42V 근처까지 올라갈 수 있습니다. 그래서 BGR 튜닝은 R3 하나만 만져서 끝나는 문제가 아니라, 온도 기울기는 R3/R2로 맞추고, Vref 절대값과 전류는 R2의 절대값, BJT 면적비, 바이어스 전류밀도로 다시 맞추는 식으로 접근해야 합니다. R2를 건드리면 I_R2 = 10uA가 깨질까 봐 멈추신 판단은 이해되지만, 실제 설계에서는 R2도 조정 대상입니다. R2는 “무조건 10uA를 유지하는 부품”이라기보다 DeltaVbe/R2로 PTAT 전류를 정하는 부품이고, R3/R2 비율이 온도 기울기를 정합니다.현재 operating point에서 더 눈여겨볼 부분은 I(R2) = 10.394uA, I(R3) = 10.886uA로 약 4.7% 차이가 난다는 점입니다. 10uA 근처라서 비슷해 보이지만, R3가 72k라서 0.5uA 차이만 나도 Vref에서는 72k*0.5uA = 36mV 정도의 오차가 됩니다. 이 정도면 온도 sweep에서 보이는 전체 변화량 47mV와 같은 급입니다. 즉, 전류가 “대략 10uA”인 것과 “bandgap 식이 성립할 만큼 전류 미러가 온도 전 범위에서 잘 맞는 것”은 다른 이야기입니다. 양산 IP에서는 이런 전류 미러 오차가 온도, 공정, VDD에 따라 같이 움직이기 때문에 Vref TC와 line regulation을 동시에 흔듭니다.MOS를 전부 W/L = 1u/1u로 둔 것도 현재 결과에 영향을 줄 가능성이 큽니다. 10uA에서 W = 1u는 모델에 따라 Vov가 200~400mV까지 올라갈 수 있고, L = 1u는 학습용 회로에서는 동작하지만 정밀 전류 미러 관점에서는 ro가 충분하지 않을 수 있습니다. 특히 M5와 M6의 VDS가 서로 다르면 channel length modulation 때문에 복사 전류가 몇 %씩 달라집니다. 지금처럼 R3 전류가 R2 전류보다 4~5% 큰 상황은 그런 비이상성이 이미 보인다고 봐도 됩니다. 전류 미러 쪽은 L을 2u~5u 정도로 늘리고, W는 목표 Vov가 150~250mV 정도가 되도록 다시 잡는 편이 좋습니다. 4V supply라면 headroom이 넉넉하니 속도보다 정확도와 ro를 우선하는 쪽이 맞습니다.BJT 쪽 base current도 무시하기 어렵습니다. 캡처에서 Q2의 Ib가 약 0.9uA이고, Q3의 base current 합이 대략 1.26uA 수준으로 보입니다. Branch current가 10uA라면 base current가 9~12%나 되는 셈입니다. 교과서식 계산은 보통 IC가 branch current와 거의 같고 beta가 충분히 크다는 전제에서 출발하는데, 지금 모델에서는 그 전제가 꽤 깨져 있습니다. beta가 온도에 따라 변하면 DeltaVbe와 R2 전류의 온도 의존성도 같이 변해서, R3/R2만 바꿨을 때 예상과 다르게 움직일 수 있습니다. 실제 BGR에서도 parasitic BJT beta가 낮은 공정에서는 base current 보상이나 구조 선택이 꽤 중요한 항목입니다.디버깅은 Vref만 보지 말고 Vbe_out, I(R3)*R3, I(R2), DeltaVbe를 따로 나눠서 보셔야 합니다. Vref = Vbe_out + I(R3)*R3로 분해해서 plot하면, Vbe_out은 온도에 따라 내려가고 I(R3)*R3는 올라가야 정상입니다. 이때 I(R3)*R3의 증가 기울기가 Vbe_out의 감소 기울기보다 작으면 지금처럼 음의 직선이 나옵니다. 반대로 너무 크면 양의 기울기가 나옵니다. 두 기울기가 25도 기준으로 거의 같아질 때, 그때부터 익숙한 2차 곡선 또는 완만한 bow 형태가 보입니다.현 상태에서 가장 현실적인 수정 순서는 R3를 72k에서 바로 82k, 86k, 90k 정도로 sweep해서 평균 기울기가 어떻게 움직이는지 확인하는 것입니다. 그다음 Vref 절대값이 너무 높아지면 R2와 R3를 같은 비율로 키우거나 줄이는 방식으로 전류를 다시 잡고, 필요하면 BJT 면적비 N을 8에서 16 정도로 바꿔서 설계 자유도를 확보합니다. 예를 들어 N을 16으로 올리면 d(DeltaVbe)/dT = 86uV/C*ln(16) = 약 239uV/C가 되어 같은 R3/R2에서도 PTAT 기울기가 더 커집니다. 다만 DeltaVbe 절대값도 같이 커지기 때문에 Vref DC와 headroom도 같이 확인해야 합니다.실무 기준으로는 먼저 TT, 27도에서 예쁜 1.3V가 나오는 것보다 -40도~125도에서 평균 TC가 몇 ppm/C인지 보는 게 우선입니다. 지금은 1.33V 기준으로 -0.36mV/C이므로 TC로 환산하면 약 -270ppm/C입니다. BGR 과제 수준에서는 ±50ppm/C 안쪽이면 꽤 잘 맞춘 편이고, 양산 IP에서는 trim 없이 ±30~100ppm/C, trim 후 ±10~30ppm/C 정도를 목표로 잡는 경우가 많습니다. 지금 회로는 출발점으로는 괜찮지만, R3/R2 튜닝, 전류 미러 ro 개선, base current 영향 확인까지 해야 “왜 2차 곡선이 안 보이는지”가 정리됩니다.

LPDDR4 과제 Rank/Channel 질문

안녕하세요, 답변 남겨드립니다.질문하신 방향이 맞습니다. 적어주신 스펙을 그대로 놓고 보면 “32-bit data width, 16 Gb, 각 Rank 16-bit”라는 표현은 LPDDR4의 실제 채널 구조와 조금 섞여 있어서, 과제 의도상으로는 2 Rank보다 2 Channel로 해석하는 것이 더 자연스럽습니다. 이 과제는 LPDDR4 인터페이스 구조와 SDRAM 선정을 연결해서 보는 구간에 배치되어 있어서, LPDDR4의 내부 채널 조직을 정확히 읽어내는 연습으로 보는 쪽이 맞아요.실무 기준으로 정리하면 LPDDR4는 DDR4 UDIMM처럼 Rank 개념을 먼저 세우는 메모리가 아니라, x16 die 내부가 보통 Channel A 8-bit + Channel B 8-bit로 쪼개진 구조를 가지는 경우가 많습니다. 그래서 32-bit bus를 만들 때 흔히 쓰는 조합은 “x16 device 2개 = 총 2 channel 묶음”입니다. 이때 시스템 입장에서는 16-bit + 16-bit처럼 보일 수 있지만, LPDDR4 디바이스 내부 정의로는 각 x16 칩이 다시 2개의 x8 채널을 갖고 있어서, 단순히 DDR4식 “16-bit rank 2개”라고 적으면 의미가 어긋날 수 있습니다. 바로 이 지점 때문에 질문자님이 “32bit 데이터 폭이면 16bit x 2 channel이어야 한다”라고 느끼신 게 맞는 감각입니다.Rank는 말씀하신 대로 본질적으로 CS 신호로 선택되는 독립 메모리 어레이 집합입니다. 서버나 PC DDR 계열에서는 1R, 2R 표기가 아주 중요하지만, 모바일 LPDDR4 부품 검색에서는 우선 x16, x32, density, channel organization, package, speed bin으로 찾게 되고, “2 Channel, 1 Rank”에 해당하는 부품은 보여도 “2 Channel, 2 Rank”가 바로 눈에 띄지 않는 경우가 많습니다. 이건 검색을 잘못하신 게 아니라, 벤더 데이터시트가 rank 용어를 전면에 내세우지 않기 때문인 경우가 많아요. 실제 보드 설계에서도 RK3399 같은 AP 쪽은 먼저 컨트롤러가 요구하는 총 bus width 32-bit, 지원 speed 3200 MT/s급, fly-by가 아닌 point-to-point 형태, byte lane routing 제약, VDDQ/VDD2 전원 조건을 보고 맞추지, rank 개수만 가지고 부품을 고르지는 않습니다.그래서 과제 문구를 실무적으로 다듬으면 “32-bit data width, total density 16 Gb, LPDDR4, x16 device 2개 구성, 각 device는 dual-channel organization” 정도가 훨씬 정확합니다. 만약 강의에서 굳이 “2 Rank”라는 표현을 넣었다면, 출제자가 의도한 건 아마 “16-bit 단위 두 개를 묶어 32-bit를 만든다”는 구조를 쉽게 설명하려다 DDR 계열 용어를 LPDDR4에 가져온 것으로 보입니다. 교육자료에서는 이런 식으로 용어가 섞이는 일이 가끔 있는데, 실무에서는 이걸 그대로 BOM이나 schematic note에 적어버리면 검토 단계에서 바로 질문이 나옵니다. 특히 SI/PI 검토나 메모리 초기화 코드 담당자와 맞물리면 “rank 2개냐, channel 2개냐”는 초기화 시퀀스와 address mapping 이해에도 영향을 줘서, 초기에 표현을 바로잡는 게 좋습니다.질문자님이 적어주신 두 가지 문의 사유도 설득력이 충분합니다. 첫 번째 사유는 bus organization 관점에서 타당하고, 두 번째 사유는 실제 가용 부품 조사 결과로 뒷받침되고 있어서 현업식 검토 흐름으로도 좋습니다. 이런 경우 커뮤니티나 강의 Q&A에는 “과제 스펙의 2 Rank 표기는 LPDDR4의 일반적인 채널 구조를 고려하면 2 Channel 의미로 이해하는 것이 맞는지 확인 부탁드립니다. 32-bit 구성을 위해서는 보통 16-bit device 2개 또는 x16 dual-channel device 조합으로 해석되며, 실제 검색 시에도 2 Channel, 1 Rank 수준의 구성은 확인되지만 2 Channel, 2 Rank로 명시된 가용 칩은 찾기 어려웠습니다” 정도로 남기시면 아주 깔끔합니다.조금 더 깊게 보면, 여기서 중요한 건 용어 정답 맞히기보다 컨트롤러와 메모리의 조직이 실제로 어떻게 매칭되느냐입니다. 예를 들어 AP가 32-bit LPDDR4 인터페이스를 요구하고, 각 디바이스가 x16 organization이라면 칩 2개 배치가 자연스럽고, 이때 레이아웃에서는 byte group 4개, DQS pair 수, CK/CA routing topological constraint, 그리고 데이터 lane 간 skew budget을 우선 봐야 합니다. 1600 MHz 클록이면 데이터 전송률은 DDR 특성상 3200 MT/s 수준으로 이해해야 하고, 이 구간에서는 길이 매칭 오차가 수 mm만 벌어져도 타이밍 마진이 빠르게 줄어듭니다. 보통 보드 레벨에서 DQ-DQS intra-byte는 수 mil~수십 mil 수준으로 더 타이트하게 보고, byte-to-byte나 CK 대비 CA는 그보다 조금 넓은 윈도우를 주는 식으로 constraint를 잡는데, 여기서 rank 개념보다 channel/byte group 개념이 훨씬 직접적으로 설계에 연결됩니다.정리해서 말씀드리면, 지금 제기하신 의문은 충분히 타당하고, 과제 문구는 2 Rank보다 2 Channel로 수정되거나 최소한 “LPDDR4의 channel organization 기준 표현인지, DDR식 rank 표현을 차용한 것인지”가 명확해지는 편이 맞습니다. 질문자님이 이미 부품 검색 가능성까지 확인하신 상태라서, 단순한 감이 아니라 구조와 시장 가용성 둘 다 점검한 아주 좋은 질문으로 보이네요.

LPDDR4의 VDD2 / VDDQ 전원 질문

안녕하세요, 답변 남겨드립니다.먼저 1번에서 말씀하신 VCC_DDR와 VCC1V8_LPDDR_A의 관계는, 질문하신 방식으로 읽는 것이 전기적으로는 맞습니다. 비드는 노이즈를 줄이거나 전원망을 고주파 관점에서 분리하기 위한 소자이지, DC 전압을 1.8V에서 1.1V로 바꿔주는 소자는 아닙니다. 그래서 해당 페이지에 보이는 연결만 놓고 보면, VCC1V8_LPDDR_A와 비드 하나로 이어진 쪽은 본질적으로 같은 1.8V 계열 전원으로 이해하는 것이 맞습니다. 여기서 강의 의도는 “비드를 지나면 1.1V가 된다”는 뜻이 아니라, DDR 전원이 메모리 근처에서 어떻게 분기되고, 왜 비드와 디커플링을 사용해서 로컬 전원처럼 구성하는지를 보여드리려는 데 있었습니다. 즉, 이 회로 조각은 전압 변환 경로를 설명하는 그림이 아니라 전원 분배 구조를 설명하는 그림이라고 이해하시면 가장 자연스럽습니다.질문자 입장에서는 당연히 “그럼 이게 VDD2에 직결된 것처럼 보이는데, 그러면 1.1V가 아니라 1.8V 아닌가요?”라고 물으실 수 있습니다. 이때 답변의 핵심은, 지금 보시는 페이지가 VDD2의 최종 전압값을 확정해서 보여주는 페이지는 아니라는 점입니다. 강의 자료에서는 VCC_DDR라는 이름이 이 장면 안에서 단독으로 의미가 완성되는 전원명이 아니라, 다른 전원 페이지와 함께 읽어야 하는 중간 전원명 또는 분배용 net name으로 사용된 것입니다. 실무 회로도에서도 이런 표현은 꽤 흔합니다. PMIC 출력은 예를 들어 BUCK2_1V1처럼 적혀 있고, 그 뒤 분배망에서는 VCC_DDR, 메모리 핀에서는 VDD2 또는 VDDQ처럼 각각 다른 이름을 쓰는 경우가 있습니다. 이름이 다르다고 다른 전원인 것도 아니고, 이름이 비슷하다고 같은 전원인 것도 아닙니다. 그래서 이번 강의에서는 전원 rail의 절대값보다도 “DDR 전원이 보드 상에서 이런 식으로 분리되고 근처에 디커플링이 붙는다”는 구조를 이해하는 쪽에 초점을 둔 것입니다.조금 더 친절하게 풀어서 말씀드리면, 회로도를 읽을 때는 보통 세 단계를 거칩니다. 첫 번째는 지금처럼 눈에 보이는 연결을 따라가는 것입니다. 두 번째는 그 net이 다른 시트에서 어떤 이름으로 정의되어 있는지를 확인하는 것입니다. 세 번째는 실제 칩의 핀 기능과 대조해서 이 net이 VDD1인지, VDD2인지, VDDQ인지까지 닫아보는 것입니다. 이번 자료는 첫 번째와 두 번째 단계의 중간 정도까지만 보이도록 편집된 상태라서, 질문자분 입장에서는 충분히 “전압이 섞여 보인다”라고 느끼실 수 있습니다. 그 해석은 틀렸다기보다는, 자료가 일부만 발췌되어 있어서 생기는 자연스러운 반응이라고 보시면 됩니다.2번에서 말씀하신 VCC_DDRC가 어떤 PMIC와도 연결이 안 보인다는 점도 같은 맥락입니다. 이 역시 “실제로 연결이 없다”는 의미로 보시기보다, 강의 자료에서 source 쪽을 생략하고 분배 이후의 net만 보여주고 있기 때문에 그렇게 보이는 것입니다. 실제 회로도에서는 PMIC 출력 페이지, power tree 페이지, 그리고 DDR schematic 페이지가 분리되어 있는 경우가 많습니다. 그러면 DDR 페이지 안에서는 VCC_DDRC라는 이름만 보이고, PMIC 쪽 buck 또는 LDO와의 직접 연결은 다른 시트에 숨어 있게 됩니다. 특히 교육용 자료나 리뷰용 자료에서는 전체를 다 펼치면 오히려 핵심이 흐려지기 때문에, 일부러 source를 생략하고 메모리 근처 전원 분배만 보여주는 경우가 많습니다. 이번 강의도 그 의도로 보시면 됩니다. 그래서 VCC_DDRC는 “어느 PMIC와도 연결되지 않은 미정의 전원”으로 읽기보다, “다른 페이지에서 이미 생성되어 들어오는 DDR 관련 전원 net”으로 이해하시는 것이 맞습니다.

수강연장

안녕하세요,문의주셔서 감사합니다.해당 강의는 무제한으로 바뀌었고, 공지를 한번 드리긴 했었는데기존 수강생 분들도 물론 무제한으로 바꿔드리고 있습니다!반영해드렸으니 확인해보시고 또 궁금한 점은 편히 문의주세요!

ODT_CA 셋업 관련 문의

안녕하세요, 답변 남겨드립니다.이 부분은 MR 제어와 strap 개념이 같이 들어가 있어서 문서만 보면 헷갈리기 쉬운 포인트입니다. 강의에서 ODT_CA_A를 10k로 풀업하고 ODT_CA_B를 10k로 풀다운한 의도는, RK3399가 이 핀을 런타임에 직접 토글한다는 의미보다는 어떤 die 또는 rank가 CA bus termination을 제공할 수 있는지를 보드 레벨에서 미리 정해두는 쪽에 가깝습니다. JEDEC LPDDR4 규격에서는 CA ODT 값 자체는 MR11[6:4]로 정하지만, ODT_CA bond pad가 LOW면 MR11이 켜져 있어도 그 die는 CA bus를 terminate하지 않고, HIGH이면서 MR11 값이 valid일 때만 terminate하도록 정의하고 있습니다. 같은 문맥에서 shared command bus 구조라면 ODT_CA ball을 시스템 보드에서 제공하라고 적혀 있는 이유도, termination 제공 주체를 보드에서 선택하기 위해서입니다.그래서 질문 주신 MR11, MR22와 ODT_CA_A/B는 서로 대체 관계가 아니라 역할이 분리되어 있다고 보시면 맞습니다. MR11은 RTT 값을 240 ohm, 120 ohm, 80 ohm, 60 ohm, 48 ohm, 40 ohm 가운데 어떤 값으로 쓸지 정하는 레지스터이고, MR22는 CK, CS, CA에 대한 override나 disable 동작을 일부 제어합니다. 반면 ODT_CA 핀은 그 ODT 기능을 이 die에서 허용할지 말지를 가르는 하드 strap에 더 가깝습니다. LPDDR4 계열 datasheet에서도 ODT_CA pin is used in conjunction with the mode register to turn on or off the on-die termination for CA pins라고 설명하고 있어서, 핀과 MR이 함께 동작하는 구조로 이해하시는 게 맞습니다.RK3399 쪽에서 ODT 관련 설정이 보이는 것은 DDR controller 또는 PHY가 ODT를 운용할 수 있다는 의미로 보시면 됩니다. RK3399 datasheet에도 DDR PHY 쪽에 programmable output and ODT impedance with dynamic PVT compensation 기능이 있다고 나와 있는데, 이건 PHY 초기화와 트레이닝, MR 세팅 관점의 기능 설명이지 외부 ODT_CA strap 핀을 대신해 준다는 뜻은 아닙니다. 실제 bring-up에서는 컨트롤러가 MR 세팅과 calibration을 맡고, 보드는 ODT_CA strap으로 어느 쪽 rank나 die가 CA ODT 제공 주체가 될지를 정해주는 식으로 역할이 갈립니다.그래서 강의 schematic에서 ODT_CA_A를 pull-up, ODT_CA_B를 pull-down 해둔 것은 보통 A 채널 쪽은 terminating rank로 허용하고, B 채널 쪽은 non-terminating rank로 두려는 의도로 읽으시면 됩니다. 보드에 LPDDR4 package가 두 개 들어가고 shared CA topology를 쓴 구조라면, 반대편 package에서는 이 설정을 반대로 가져가서 채널별로 termination provider가 하나만 남도록 맞추는 구성이 자연스럽습니다. JEDEC도 multi-rank system에서는 one rank가 전체 command bus를 terminate하도록 설계된다고 명시하고 있어서, 강의에서 잡은 방향은 이 표준 의도와 맞닿아 있습니다. 다만 이 문장은 전체 rank topology를 같이 봐야 100% 단정할 수 있으니, 반대편 package의 ODT_CA_A/B가 반대로 들어갔는지까지 함께 확인해 보시면 의도가 더 선명해질 것 같아요.10k 저항값 자체는 고속 종단값을 만드는 용도가 아니라, ODT_CA를 전원 인가 시점부터 확실한 H 또는 L로 고정해 두기 위한 약한 strap 저항으로 보시면 됩니다. 이 핀은 고속 토글 신호가 아니라 defined logic level만 만족하면 되는 입력 성격이라서, 수 kΩ에서 수십 kΩ 정도의 약한 bias를 두는 방식이 실무에서 무난합니다. 이 구간에서는 저항값보다 floating 없이 boot sequence 초기에 논리 상태가 확정되는지가 더 중요하고, 그 다음이 schematic의 strap 방향과 DDR init script의 MR 설정이 서로 충돌하지 않는지 확인하는 부분이네요.

[LTspice 질문] PSRR 측정 방법 질문드립니다.

안녕하세요, 답변 남겨드립니다.비슷한 질문이 이전에도 한 번 나와서 같은 기준으로 말씀드리면, 지금처럼 VDD에만 AC 1V를 넣고 AC 해석을 했을 때 LTspice에서 보이는 V(vout_active)는 강의 기준으로는 A_v,supply to output를 보고 있는 것이 맞습니다. 그래서 강의에서 사용한 정의대로 해석하시면 PSRR(dB) = A_v,input to output(dB) - A_v,supply to output(dB)로 보시면 되고, 질문 주신 것처럼 이전에 구한 DC gain에서 이번에 측정한 Vout 값을 빼주는 방식이 맞습니다. 측정값이 -10.7 dB처럼 음수라면 실제 계산은 DC gain - (-10.7 dB)가 되니까 PSRR 값은 그만큼 더 커지게 됩니다.여기서 헷갈리기 쉬운 지점이 하나 있는데, PSRR이라는 단어를 자료마다 조금 다르게 씁니다. 어떤 문헌은 PSRR = 20log10(DeltaVDD/DeltaVOUT)처럼 전원 리플이 출력으로 얼마나 직접 새는지만 보기도 하고, 어떤 문헌은 opamp의 differential gain과 supply gain의 비로 보기도 합니다. 강의에서는 후자 쪽 의도로 설명드린 겁니다. 즉, 단순히 전원에서 출력으로 얼마가 전달되느냐만 보는 게 아니라, 원래 이 증폭기가 입력을 얼마나 잘 증폭하는지까지 같이 반영해서 보는 관점이라고 이해하시면 맞아요.실무에서도 이 부분을 섞어서 쓰면 숫자는 나와도 의미가 달라져서 review 때 자주 짚고 넘어갑니다. 예를 들어 supply-to-output gain만 보면 -10 dB, -20 dB 수준으로 나와도, 정작 open-loop DC gain이 60 dB에서 80 dB 사이면 실제 PSRR은 70 dB에서 100 dB 수준으로 해석될 수 있습니다. 그래서 회로팀 내부에서는 보통 "supply gain"과 "PSRR"을 따로 적어두고, 어떤 정의를 썼는지 같이 명시하는 편이 안전하네요.지금 올려주신 셋업에서는 저주파 PSRR 숫자 하나를 확인하는 목적이라면 현재 방식으로 충분합니다. 다만 주파수에 따른 PSRR curve를 더 엄밀하게 보고 싶다면 입력에 AC 1V를 넣어서 구한 A_v,input to output(f)와, 전원에 AC 1V를 넣어서 구한 A_v,supply to output(f)를 각각 구한 뒤, 주파수별로 dB subtraction을 해주는 방식이 가장 정확합니다. 2-stage opamp는 Miller compensation, 출력 노드 pole, current mirror 경로 때문에 100 kHz 이상부터 supply coupling 메커니즘이 바뀌는 경우가 많아서, 저주파에서의 DC gain 하나만 가지고 전 대역 PSRR을 해석하면 오차가 커질 수 있습니다.그래서 질문 주신 문장에 바로 답을 드리면, 강의에서 의도한 PSRR 정의 기준으로는 "네, 이전에 구한 DC gain에서 이번 AC 해석으로 얻은 V(vout_active)를 dB 기준으로 빼주시면 됩니다"가 맞습니다. 다만 다른 자료에서 PSRR을 -Vout(dB)처럼 바로 읽는 경우가 보이더라도 그건 정의가 다른 것이지, 지금 강의 해석이 틀린 것은 아닙니다.

CS에 관한 질문

안녕하세요, 답변 남겨드립니다.질문하신 해석이 거의 맞습니다. 핵심은 “CS 개수를 채널 기준으로 보느냐, 패키지 전체 기준으로 보느냐”를 분리해서 보는 것입니다. 업로드된 커리큘럼에서도 이 질문이 LPDDR4 schematic 설계 파트에 해당하는 이유가 바로 여기인데, LPDDR4는 일반 DDR처럼 단순히 x32 한 덩어리로만 보면 계속 헷갈리게 됩니다.LPDDR4는 구조적으로 2 x 16-bit channel로 조직됩니다. 즉 x32 디바이스라고 해도 내부적으로는 Channel A 16bit + Channel B 16bit로 쪼개져 있고, 각 채널은 자기 CA/CK/CS를 가집니다. TI의 LPDDR4 가이드도 LPDDR4가 다른 DDR과 달리 2개의 16-bit 채널로 구성된다고 설명하고 있고, Micron 계열 LPDDR4 데이터시트에서도 CS0_A, CS1_A, CS0_B, CS1_B처럼 채널 A/B별 CS가 따로 정의되어 있습니다. 그래서 “채널당 CS 2개”라는 문장과 “패키지 전체에서 CS 핀이 4개 보인다”는 현상은 서로 모순이 아니라, 같은 사실을 다른 기준으로 표현한 것입니다.정리해서 보면 채널 A에는 Rank0/Rank1 선택용으로 CS0_A, CS1_A가 있고, 채널 B에는 Rank0/Rank1 선택용으로 CS0_B, CS1_B가 있습니다. 따라서 한 패키지가 dual-channel이고 각 채널이 2-rank를 지원하면 총 CS 수는 2 channels x 2 CS/channel = 4개가 됩니다. 질문에 적어주신 “한 개의 칩 안에 두 개의 채널이, 그리고 한 채널당 두 개의 랭크가 존재하기 때문에, 칩 한 개에는 총 4개의 CS가 존재하는 것인가”라는 해석이 바로 이 구조에 해당합니다.RK3399 쪽도 같은 맥락으로 보시면 됩니다. RK3399 데이터시트에는 DDR[i]_CSN[j]가 j=0~3으로 표기되지만, 동시에 설명 문구는 “each channel supports up to 2 ranks”라고 적혀 있습니다. 즉 컨트롤러 입장에서는 한 DDR 인터페이스 안에 채널이 있고, 각 채널마다 최대 2개의 rank를 고를 수 있으니, 물리 핀 표기상으로는 총 4개의 CSN이 나와도 논리적으로는 “채널당 2개”가 맞습니다. Rockchip의 HW design guide도 RK3399와 LPDDR4를 pin-to-pin으로 연결하라고 설명하는데, 이 역시 LPDDR4의 채널 분리 구조를 전제로 한 표현입니다.실무에서는 여기서 한 번 더 체크하셔야 할 게 있습니다. 모든 LPDDR4 패키지가 항상 4개의 CS를 실제 사용한다는 뜻은 아닙니다. single-rank x32 패키지라면 보이는 CS는 채널당 1개씩만 활성 사용되고, dual-rank 패키지일 때만 CS1_A, CS1_B까지 의미가 생깁니다. Micron 자료에도 dual-channel single-rank 패키지와 dual-channel dual-rank 패키지가 구분되어 따로 나와 있습니다. 회로도에서 이 구분을 놓치면 미사용 CS를 잘못 풀업하거나 NC로 착각해서 bring-up 때 초기화 실패가 날 수 있고, 특히 DDR training 단계에서 rank topology와 소프트웨어 device tree, DRAM init 파라미터가 1-rank/2-rank로 어긋나면 부팅은 돼도 메모리 사이즈가 절반만 잡히거나 특정 온도 구간에서 read leveling이 불안정해지는 문제가 나옵니다. 양산 관점에서는 이런 이슈가 재현율 5~10% 수준의 간헐 불량처럼 보여서 더 까다롭습니다.그래서 질문에 대한 한 문장 답을 드리면, “네, LPDDR4 한 패키지 안에 Channel A/B가 있고 각 채널이 2-rank를 지원하는 구성이라면 CS0_A, CS1_A, CS0_B, CS1_B로 총 4개의 CS가 존재하는 것이 맞습니다. 다만 이것은 패키지 전체 기준 4개이고, JEDEC이나 AP 설명에서 말하는 것은 채널당 2개입니다.” 이렇게 이해하시면 거의 정확합니다.추가로 회로도 검토하실 때는 해당 LPDDR4 부품이 truly dual-rank package인지, 아니면 package pinout은 공용인데 실제 SKU는 single-rank인지까지 꼭 확인하셔야 합니다. 이 부분은 데이터시트의 package block diagram에서 single-rank / dual-rank 표기를 보는 게 가장 확실하고, 단순 pin list만 보면 혼동이 자주 생깁니다. 설계 초반에 10분 아끼려다가 later stage에서 DDR init parameter, ZQ calibration sequencing, training script까지 같이 흔들리는 케이스가 꽤 많습니다.

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안녕하세요,문의주셔서 감사합니다.해당 강의는 무제한으로 바뀌었고, 공지를 한번 드리긴 했었는데기존 수강생 분들도 물론 무제한으로 바꿔드리고 있습니다!반영해드렸으니 확인해보시고 또 궁금한 점은 편히 문의주세요!

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