Practical AI-Based Analog/Digital Circuit Design Automation - Industry-Level LDO/AXI-Lite IP Design and Verification
This is a practical course on 'AI-based Circuit Design/Verification Automation' as required by professionals at Samsung Electronics and SK Hynix. Master the skills for LDO IP design and verification automation based on TSMC 180nm PDK, AI-based AXI-Lite RTL implementation, and Python/TCL/Batch script regression automation.
56 learners
Level Intermediate
Course period Unlimited
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quartus timing constraint slack관련 질문
학습 진행도중 제공된 sv파일들과 sdc를 사용해서 report를 보았는데 강의와 다르게 negative slack이 발생하질 않습니다 slack을 해결하는 것까지 시도해보고싶은데 어떻게 하면 될까요?
pythonsystem-veriloguvmbatch-scriptrtlghgh730827949
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2 days ago
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16.임베디드보드 schemetic 설계 setup질문
symbol,footprint library에서 mixed signal로 지정한 파일은 어디서 다운받을수있나요?
pythonsystem-veriloguvmbatch-scriptrtlghgh730827949
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13 days ago
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자동화 실습 2-2
올려주신 tsmc018_MC.lib 다운받고 run 하니까 이런 오류가 나오는데 어떻게 해야 되나요?<img src="https://cdn.inflearn.com/public/files/posts/49d0
styleaps215956
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2 months ago
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자동화 실습 2-2 자료 문의
[자동화 실습 2-2] Monte Carlo PDK 모델링 및 몬테카를로 시뮬레이션 50회 진행하기자료에서 tsmc018_MC.lib 파일이 있어야 될거 같은데<
pythonsystem-veriloguvmbatch-scriptrtloscar1301499
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2 months ago
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EDA playground axi_lite simulation
<img src="https://cdn.inflearn.com/public/files/posts/f01007a7-0747-42e2-b16a-4df0a5eaa6e5/e6ed5235-2351-45c8-94b5-21526e6949b9.png" media-type="img"
pythonsystem-veriloguvmbatch-scriptrtl20231117629434
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2 months ago
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tb 오류 (iff)
제공해주신 testbench 파일을 synthesis 돌리니다음과 같은 에러가 나왔습니다. <p style="text-align: l
pythonsystem-veriloguvmbatch-scriptrtlNo Author
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2 months ago
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한글 주석
제공하신 파일을 quartus에 올리니 한글 주석이 안 나오는데 혹시 어떻게 해결해야하나요?
pythonsystem-veriloguvmbatch-scriptrtl20231117629434
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2 months ago
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