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Basic SystemVerilog Testbench (Circuit Design Verification)

Data Types and Structures - 2 (Understanding Arrays and Structures)

queue assignment pattern 문의 건

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jaehyoungshin7827

1 asked

0

안녕하세요.
queue 예제 관련 문의드립니다.

int q[$] = {0,1,3,6};
int b[$] = {4,5};
다음과 같이 초기값 선언 시 assignment pattern을 하지않는데 array type에서 이렇게 선언 시 systerm verilog 문법에서는 에러로 생각되는데 예제 의도에 대한 문의드립니다.

 

감사합니다.
] = {0,1,3,6}

verilog-hdl system-verilog verification system-verilog-dpi

Answer 1

0

MetaEncore

@jaehyoung.shin 님,

질문 감사드립니다.

그 부분은 IEEE 1800 - 2023 또는 IEEE 1800 - 2017 LRM을 보시면,

7.10 Queues 에 아래와 같이 되어 있습니다.

Queue values may be written using assignment patterns or unpacked array concatenations (see 10.9, 10.10).

그래서 assignment pattern 을 사용하거나, concatenations 를 사용하거나 같은 것을 보여주기 위해 concatenation 으로 assign 하는 예를 보인 것입니다.

이 부분은 EDAPlayground의 published 된 Playground 를 참조하시면 됩니다.

"[MetaEncore] SV Array Test"

[HDL 32장-2부] 참고 링크 관련

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