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Basic SystemVerilog Testbench (Circuit Design Verification)

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145

hgnaver2009

4 asked

1

강의 정말 잘 수강중에 있습니다~

 

UVM강의는 언제쯤 나올까요 기대됩니다!

 

그리고 추후 basic과정 말고도 중급, 고급 과정도 나올까요?

verilog-hdl system-verilog verification system-verilog-dpi

Answer 1

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MetaEncore

모란님,

수강 해 주셔서 너무 감사 드립니다.

현재 UVM Basic 강의가 10월 말 오픈 예정으로 준비 중에 있습니다.

기타 SV/UVM 고급 과정과 SystemVerilog Assertion 과정도 준비 중에 있습니다.

궁금하신 부분 있으시면 언제든 말씀해 주세요.

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MetaEncore

모란님,

저희가 10월말 오픈 예정이었던 UVM 강의가 내부 사정으로 11월 말로 연기가 되었습니다.

최대한 빨리 오픈 하도록 준비 하겠습니다. 참고해 주세요.

인터럽트 컨트롤러 요청 처리와 처리 완료 구문 중 이해가 안되는 내용이 있습니다.

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enable_latch가 F/F이 아니라 래치인 이유가 궁금합니다.

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