설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
맛비와 함께 AI 하드웨어의 기본을 공부합니다. 비메모리 설계 전문가로서 좋은 AI HW를 설계하기 위한 필수 지식을 담았습니다.
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[AI HW Lab2] CNN Verilog HDL Practice 1 (Simulation) - 문제설명편 ppt
안녕하세요 🙂[1. 질문 챕터
verilog-hdlfpga임베디드cnnlksj112
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6달 전
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[AI HW Lab1] CNN Core C 코딩 (Golden Model 만들기)
안녕하세요 🙂[1. 질문 챕터
verilog-hdlfpga임베디드cnnlksj112
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6달 전
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spartan7 fgga484보드
안녕하세요 🙂[1. 질문 챕터
verilog-hdlfpga임베디드cnnlksj112
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6달 전
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soft reset관련 질문드립니다!!
안녕하세요 맛비님. 항상 질 좋은 강의 감사드립니다!!!<p style="text-ali
verilog-hdlfpga임베디드cnnbhk123
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7달 전
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- 미해결
예제 코드 환경설정
안녕하세요 🙂[1. 질문 챕터
verilog-hdlfpga임베디드cnn아아커퓨
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7달 전
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- 미해결
HW 언어 for loop 해석
안녕하세요 맛비님 베릴로그 코딩을 하면서 항상 궁금했던 것이 있어 질문드립니다.<p st
verilog-hdlfpga임베디드cnn지닝
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7달 전
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수업자료 관련 질문드립니다.
안녕하세요 맛비님! 항상 좋은 강의 감사합니다.다름이 아니라 맛비님이 강의하시고 있는 ppt파일 혹은 pdf파일을 통해 강의를 들으면서 필기를 하고 싶은데 혹시
verilog-hdlfpga임베디드cnn김준호
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7달 전
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FPGA 기반 ASIC 설계 검증 시 다차원 배열 처리 방식 및 강의 수강 순서 고민
안녕하세요 🙂[1. 질문 챕터
verilog-hdlfpga임베디드cnn김현수
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7달 전
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Fpga에 ai 가속기를 사용하는 이유
안녕하세요 🙂[1. 질문 챕터
verilog-hdlfpga임베디드cnnmiro11
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8달 전
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- 미해결
AI HW 11장 관련 질문드립니다.
안녕하세요 실전 AI HW 강의 11 장 보고 있는데 해당 장 강의에서 의문이 드는 점이 있어 질문드립니다. 6분 25초쯤에 Depthwise Separable Convolution은 Feature Map의 크기와는 상
verilog-hdlfpga임베디드cnn디린이
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10달 전
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소프트 맥스 관련 질문드립니다.
안녕하세요AI 가속기 관련해 최근 연구를 시작하게 된 석사과정생입니다강의 감사히 잘 듣고 있습니다. 다름이 아니고, 일반적으로는 matrix multiplication에 관한 가속기가 연구되는 것으로 알고
verilog-hdlfpga임베디드cnn90909090001
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Data형태에 따른 AI가속기 구현 질문
안녕하세요, 강의를 수강하다가 궁금한 점이 있어서 질문드립니다. 강의에서 사용한 Data는 기본 integer를 사용하여 MAC연산을 rtl로 구현 시 +, * 연산자들을 이용하여 구현을 하셨는데 만약 입력으로 들어오는 feature, 학습이 완료
verilog-hdlfpga임베디드cnnaaabb12
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cnn_core simulaiton
안녕하세요. 좋은 강의 감사합니다. 혹시 시뮬레이션을 윈도우 vivado 프로그램으로 볼 때 따로 방법이 있을까요?값이 high impedance(z) 혹은 x 만 들어와서 질문 드립니다! 안녕하세요
verilog-hdlfpga임베디드cnn영듀카피바라
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- 미해결
zynq z7 10 parameter 크기
zynq z7 10 으로 하고 있는데 어디 크기를 4분의 1로 줄이면 될까요? 수업듣고도 생각나는 부분 건들여봤는데 안되어서 질문드립니다.*defines_cnn_core.vh 파일에서 paramter CI=3, CO=16, KX=3, KY=3 을 다음과 같
verilog-hdlfpga임베디드cnn작성자 없음
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ip 패키징 질문
패키징시 이런 문제들이 뜹니다. 해결책에 대해서 여쭤보고싶습니다. [IP_Flow 19-11770] Clock interface 's00_axi_aclk' has no FREQ_HZ parameter. </p
verilog-hdlfpga임베디드cnn작성자 없음
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Image 인식 가속 모델을 설계하려면
안녕하세요. 좋은 강의 감사드립니다. 강의를 모두 수강하고 얻은 지식들을 기반으로 Application을 만들고 싶어 가장 간단한 LeNet-5 모델 연산을 가속하여 Image 인식을 해보고자 합니다. 진행 중 궁금한 점이 있어
verilog-hdlfpga임베디드cnnhyunwk7989
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- 해결
이 강의 수강을 위해 fpga 구입이 필요할까요?
설계독학맛비 지식공유자님, 안녕하세요!인프런 운영팀의 자미라고 합니다.고객센터 통해서, 예비 수강생의 질문이 들어와 제가 대신 여쭤봅니다. 강의 구매 전으로 아래 내용이 필요한 지 여쭤보셨어요.[
verilog-hdlfpga임베디드cnn휴식중인 바다사자
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혹시 AI 관련 강의도 Zybo Board가 필요한가요?
혹시 AI 관련 강의도 Zybo Board가 필요한가요?
verilog-hdlfpga임베디드cnnb0i4s
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- 미해결
cnn_kernel.v 코드질문입니다.
안녕하세요 맛비님 강의 잘 보고있습니다.🙂[1. 질문 챕터] : lab2 cnn설계 rtl 중
verilog-hdlfpga임베디드cnn김석희
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- 미해결
6장2부 15분 12초 왜 feature map size가 변경되지 않나요?
안녕하세요. 맛비님 강의영상 잘보고 있습니다.다름이 아니라 영상도중에 이해가 되질 않아서 글 올립니다.질문 챕터 : 15:12 쯤에 Inception Network 설명하는 부분입니다.<p
verilog-hdlfpga임베디드cnntextbook94
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