Verilog FPGA Program 1 (Arty A7-35T)

Verilog를 이용한 FPGA 구현

(5.0) 수강평 16개

수강생 191명

난이도 초급

수강기한 무제한

alex

베릴로그

fpga

verilog

hdl

Verilog HDL

FPGA

베릴로그

fpga

verilog

hdl

Verilog HDL

FPGA

질문

고민있어요

스터디

미해결
Verilog 코딩 스타일
안녕하세요 강의자님, 현재 FPGA Program 1 을 수강하고 있습니다. 수강을 하다가 Verilog 코딩 스타일에 궁금증과 조언을 듣고 싶어서 질문하게 되었
verilog-hdl
fpga
ljkrhs3025
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6달 전
0
97
2
미해결
xilinx 권고와 차이
안녕하세요?xilinx 권고와 다른 코드들이 보이는 것 같습니다.대표적인 예로 reset이 있습니다.</
verilog-hdl
fpga
공룡
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8달 전
0
162
2
미해결
강의자료
안녕하세요.이 강의 처음 시작할 때 메일로 강의 자료 요청 메일을 보내라고 팝업창이 떴었는데, 여기서 다운받을 수 있는 강의파일이랑 다른 건가요?
verilog-hdl
fpga
TODO
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일 년 전
0
92
1
미해결
open hardware manager에서 보드 인식 못하는 문제
led_counter 강의 중 비트스트림 생성까지 완료하고 보드와 usb 5핀 연결하여 open hardware manager버튼까지 눌렀지만 localhose(0)이라고 확인됩니다. 보드를 인식을 못하는 문제일까요? 아니면 usb연결이 잘못된건지,, 통신 관련해
verilog-hdl
fpga
소영
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2024. 07. 24.
0
307
2
미해결
ifelse, 삼항연산자에 대해서 질문 있습니다.
자료를 보다 궁금한 점이 생겨 질문 남깁니다. 작성해주신 코드를 보면 삼항연산자를 많이 사용하시는 것 같습니다. 자료를 공부하면서 좋은 방법이라고 생각해서 저도 많이 사용하고 있습니다. 근데 공부하다가 삼항연산자나 ifelse
verilog-hdl
fpga
이동훈
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2024. 03. 05.
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412
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미해결
RAM ip를 이용하여 FIFO 기능을 구현할 수도 있나요?
안녕하세요, IP에서 Block RAM 강의 부분 듣고 있는데 질문이 있어서 글 올립니다. FIFO를 구현해보고 싶은데 아무래도 강의에 나와있는 부분은 RAM이다 보니 배운 부분을 응용하는게 어떨까 생각했습니다.FIF
verilog-hdl
fpga
j_black
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2023. 12. 20.
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308
1
미해결
SPI MASTER 질문
reg [9:0] ready_cnt; //count 0~1023reg [3:0] done_cnt; //count 0~15reg [9:0] sck_cnt; //count 0~1023reg [5:0] sck_index; //cou
verilog-hdl
fpga
nigs2002
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2023. 12. 06.
0
221
1
미해결
SPI master testbench 질문
<img src="https://lh7-us.googleusercontent.com/9pUIikLC73Jgdot3Ca8J_p1483u5wDpu8r9QmpWrdoXBM05ol9YLh6z9TUbfbfudmwmePY5ptQ6btkR14JjGWnEslh2FWi
verilog-hdl
fpga
유정
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2023. 11. 21.
0
308
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미해결
자사 개발보드 관련
안녕하세요, arty A7 보드가 너무 비싸 다른 보드로 공부하고 있는데요, 기존 FPGA 강의를 자사 보드를 이용해서 수강해도 상관없을까요??
verilog-hdl
fpga
징크스
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2023. 11. 01.
0
338
2
미해결
안녕하세요. IP Packaging 관련 질문 있습니다.
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.
verilog-hdl
fpga
jeun8701
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2023. 09. 22.
0
305
1
미해결
안녕하세요. verilog 활용 관련 문의드립니다.
안녕하세요. 강사님. verilog 활용 관련 강의 보면서 열공 중에 있습니다.다름아니라 spi freq 설정할때 main clock을 이용하여 다음과 같은식으로 spi 주파수를 구한다고 하셨는데 해당 수식이 이
verilog-hdl
fpga
hd
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2023. 09. 11.
0
321
1
미해결
안녕하세요 fpga_intro_v16 192p에 질문있습니다!
첫번째 질문은 i2c 컨트롤러 설계를 위해 reg8*8 모듈이 필요한 이유가 슬레이브 모듈이 예를들어 온습도센서라 가정하였을때 온도,습도값들을 저장하기 위해서 필요한것인가요? 즉 슬레이브에서 마스터로 보내주는 데이터를 저장하기 위함인가요? 잘모르겠어서 질문드립니다
verilog-hdl
fpga
YEONG
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2023. 05. 23.
0
325
1
해결
안녕하세요 SLVAE 컨트롤러에 대한 질문이 있습니다
page 184p에 라인 72~87까지의 설명이 이해가 가지 않아서 질문드립니다.master에게서 받은 scl,sda의 Positive/Negative Edge 정보를 이용하여 데이터를 처리를 하는건 이해가 됩니다. 하지만 외부에서 입력되는 신호여서
verilog-hdl
fpga
YEONG
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2023. 05. 16.
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363
1
해결
안녕하세요 I2C Register 모듈에 대해서 질문이있습니다.
이 부분에서 reg_ren이 1일때 reg10에 저장된 값을 읽으려하는데 저의 생
verilog-hdl
fpga
YEONG
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2023. 05. 12.
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396
1
해결
SPI에서 Master 내의 miso 값 update 과정에서 질문있습니다.
안녕하세요. FPGA_intro_v16.pdf 파일 내의 chapter 6.2.3에서 질문이 있습니다.152-182 line에서,miso의 값을 update하는 과정에서, freq=100이라고 한다면, SLAVE_ID[7]이 update
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fpga
민욱
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2023. 05. 07.
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851
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해결
안녕하세요 i2c master 부분에 관련하여 질문있습니다.
reg scl_o;always @(posedge mclk or negedge reset)beginif(~reset) scl_o else scl_o <
verilog-hdl
fpga
YEONG
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2023. 04. 11.
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해결
SPI Master 부분 질문입니다.
안녕하세요 좋은 자료로 많은 공부를 하고있습니다.제가 초보라 초보적인 질문임을 용서해주세요강의자료 45/98 SPI Master -4 부분을 보면125 LINES: SCK_CNT==FRQ ? 1'B0:SCK_CNT+1'B1;<
verilog-hdl
fpga
Daehee Lee
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2023. 03. 25.
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해결
I2C Master 모듈관련 질문입니다.
페이지 156쪽에 대한 질문입니다.scl신호를 생성하기 위한 카운터와 scl 반주기 counter 두개를 설계하신 이유가 궁금합니다. 아무리 읽어봐도 잘 이해가 안가서요 ㅠㅠ.. 그리고 3-1) start_runw부분을 한번만 더 자세하게 설명해주실수
verilog-hdl
fpga
YEONG
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2023. 03. 18.
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1,170
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해결
memory configuration
Zybo z7-20으로 하고 있는데 Configuration Memory 과정에서 FSBL file이 필요하다고 합니다. 이 파일은 어디서 생성하나요?
verilog-hdl
fpga
jeun8701
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2023. 03. 17.
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해결
UART, SPI구현
안녕하세요 강의 잘 보고 있습니다!다름이 아니라 저는 zybo 보드를 사용하고 있기 때문에 PS영역에서 PC와 시리얼 통신을 하고 AXI 통신으로 PL영역에서 data를 보내는 방식으로 사용하고 있습니다.제가 궁금한 것은 uart나 SPI
verilog-hdl
fpga
wonMCify
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2023. 01. 26.
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