이상혁/전자공학과

설계독학과 함께 Verilog HDL을 이용하여 SoC Bus의 기본이 되는 AMBA AXI4 설계와 VIP 검증 경험을 쌓아봅시다!

설계독학맛비

설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

이상혁님, 완강 정말 축하드립니다!
Season 2는 구조적으로 난이도가 꽤 높은 편인데, 끝까지 따라와 주셔서 대단히 감사합니다. AXI4 프로토콜을 직접 설계해보신 경험은 앞으로 어떤 프로젝트를 하시더라도 강력한 기반이 될 거예요. 다음 단계에서도 함께 성장할 수 있길 바랍니다.

반도체

verilog

fpga

amba

임베디드

Let's build AMBA AXI4 design and VIP verification experience, foundational to SoC Bus, through self-study of design with Verilog HDL!

semisgdh

입문

초급

중급이상

베릴로그 HDL

Verilog HDL

필드 프로그래머블 게이트 어레이

FPGA

Embedded

Design Self-Study Flavor's Practical Verilog HDL Season 2 (Complete Mastery of AMBA AXI4)

Before starting 설계독학맛비's Verilog HDL Season2

Mastering Valid/Ready Handshake Design, Fundamental to Data Transmission

Mastering Essential Buffer and FIFO Design for Smooth Data Transfer

Mastering theory and verification environment for AXI4 Interface design

Mastering AXI4-Lite Design

Mastering AXI4-Stream Design

Conquering AXI4 Design (feat. things every design engineer must know!!)

Memory copy IP. Designing DMA (Direct Memory Access).

[Project] Let's port ""Matbi Mem copy IP"" onto FPGA! (Operation and Performance Check)

Concluding