jhpark7

설계독학과 함께 Verilog HDL을 이용하여 SoC Bus의 기본이 되는 AMBA AXI4 설계와 VIP 검증 경험을 쌓아봅시다!

설계독학맛비

설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

jhpark7님, 수강해주셔서 감사합니다.
아직 초반 구간이지만 Season 2의 핵심은 점점 더 명확해질 거예요. AXI4 구조의 본질적인 흐름과 실제 설계 접근법이 잘 연결되도록 구성했으니, 후반부까지 차근히 따라오시면 큰 그림이 확실히 잡히실 겁니다. 꾸준히 완주 응원드립니다!

반도체

verilog

fpga

amba

임베디드

입문

초급

중급이상

베릴로그 HDL

Verilog HDL

필드 프로그래머블 게이트 어레이

FPGA

Embedded

설계독학맛비's Verilog HDL Season2 를 시작하기 전에

Data 전송의 기본이되는 Valid / Ready Handshake 설계 정복하기

원활한 Data 전송을 위한 필수 Buffer, FIFO 설계 정복하기

AXI4 Interface 를 설계하기 위한 이론 및 검증환경 숙지하기

AXI4-Lite 설계 정복하기

AXI4-Stream 설계 정복하기

AXI4 설계 정복하기 (feat. 설계엔지니어라면 꼭 알고 있어야하는 내용들!!)

Mem copy IP. DMA (Direct Memory Access) 설계하기.

[프로젝트] "Matbi Mem copy IP" 를 FPGA 에 올려보자! (동작 및 Performance 확인)

마치며