PCB layout에서 parts를 불러올 때, GND가 1V8로 표기 됩니다. 위 처럼 diode andoe 쪽이 gnd로 물려있지만 pcb 상에서 1v8로 잡히는데 어떻게 해결해야할지 모르겠습니다. *시도해본것 update pcb from schematic (F8) --> 바뀌지 않음 schematic ERC error check --> 3v3 1v8 gnd가 서로 short 된다거나 하는 문제는 발생하지 않음 GND 파츠 클릭후 Backtic(`)눌러서 net highlight 해보면 3v3과 gnd가 함께 하이라이트 되는데 이게 원인이지 않을까 싶은데.. 어떻게 해야할지 모르겠습니다. 추가적으로 PCB로 불러왔을 때, net list 를 보면 GND가 하나도 잡히지 않습니다. 1v8이 비정상적으로 많이 잡히는 것으로 보아 gnd-> 1v8로 모두 인식되는 것 같습니다.
안녕하세요. LD1117 전원부를 복습하면서 Power Dissipation을 계산해보다가 궁금한 점이 생겨 질문드립니다. 회로상 입력은 12V이고 3.3V Rail의 Power Budget은 최대 475mA로 정리되어 있어, LD1117S33CTR에서 PD=(12−3.3)×0.475≈4.13W로 계산했습니다. Datasheet의 SOT-223 RθJA=110∘C/W, Junction Temperature 상한 125°C를 기준으로 보면 열적 여유가 매우 부족해 보였습니다. 그런데 해당 회로가 교육용 예제이긴 해도 실제 현업 설계를 기반으로 한 것으로 알고 있어, 제가 놓친 전제가 있는지 궁금합니다. 예를 들어 475mA가 실제 동시 최대부하가 아니라 단순 Power Budget 합산값인지, PCB copper area나 별도 방열조건을 전제로 한 것인지, 혹은 실제 구현에서는 앞단 DC-DC Converter 등을 사용하는 구조인지 알고 싶습니다. 또한 이 경우 12V→3.3V를 LD1117 하나로 직접 강하하는 설계가 실제로 적절한지, 아니라면 보통 어떤 방식으로 전원 구조를 구성하는지도 궁금합니다.
삼코치님 안녕하세요. 과제 3번 관련해서 두 가지 질문이 있습니다. Q1. 데이터 시트를 통해서 동작 비율을 어떻게 파악할 수 있는 지 궁금합니다. 여러 동작 모드가 있다는 것은 확인이 되는데, 비율은 어떤 기준으로 정해야 할 지 모르겠습니다. Q2. 동작 모드가 2가지 이상인 경우, 모드 별 동작 비율을 고려해서 계산하면 평균 전력이고, 가장 큰 전류를 사용하는 모드일 때만 계산하면 피크 전력이라고 생각했습니다. 만약 동작 모드가 1가지만 있다면, Absolute Maximum Rating에 있는 max 전류 값으로 계산한 전력은 평균 전력인지 피크 전력인지 궁금합니다. 아니면, 이때는 '평균 전력=피크 전력'이라고 보는 것인가요??
삼코치님, 안녕하세요 '31. STM32F103 Schematic - Power 설계' 강의를 수강하면서 궁금한 점이 있습니다. Q1. STM32F103의 데이터 시트에는 VDD와 VSS 사이에 100nF 커패시터 5개를 연결하라고 나와있습니다. 강의에서는 대신에 0.1uF 커패시터 1개를 사용하셨는데 어떤 이유가 있는지 궁금합니다. Q2. 혹시 100nF 커패시터를 5개 사용하는 경우와 500nF 커패시터 1개를 사용하는 경우를 비교했을 때 응답 특성에 유의미한 차이가 발생하는지 궁금합니다. Q3. Pull-down 저항과 Pull-up 저항을 선정하는 기준이 서로 다른 지 궁금합니다. Q4. STM32F103의 데이터 시트에는 8MHz 오실레이터 회로를 구성할 때 5pF~25pF 사이의 커패시터를 사용한다고 나와있습니다. 강의에서는 30pF 커패시터를 사용하셨는데 어떤 이유가 있는지 궁금합니다.
안녕하세요. ADS122C04 thermocouple 입력단 관련해서 궁금한 부분이 있습니다. PGA 입력 범위를 만족시키기 위해 RB1, RB2로 AIN0/AIN1의 common-mode 전압을 AVDD/2 근처로 bias해주는 것으로 이해했습니다. 그런데 현재 회로에는 해당 biasing 저항이 보이지 않는 것 같아서요. 혹시 누락된 부분일까요? 아니면 다른 의도가 있으신가요?
삼코치님, CH340C 전원 연결 관련해서 확인 부탁드립니다. USB 1번 핀에서 5V 전원을 받아 사용하는 경우라면, CH340C의 VCC는 USB 1번 핀의 5V에 연결하고, VCC에는 0.1µF 디커플링 커패시터를 GND로 연결하는 것이 맞다고 이해했습니다. 또한 5V 사용 시 V3 핀은 VCC에 연결하는 것이 아니라, 0.01µF 커패시터를 GND로 연결해야 하는 것으로 보입니다. 그렇다면 강의에서 설계한 회로는 이 연결 방식과 다른 것 같은데, 제가 이해한 내용이 맞는지 확인 부탁드립니다.
DRV8701 데이터 시트를 보면 GHX-SHX, 그리고 GLX-GND 에 Roff 저항이 내부적으로 연결되어 있는 것으로 보아 Roff 저항이 외부 MOSFET의 gate가 floating되는 것을 방지하는 역할을 하는 것 같은데 그렇다면 MOSFET gate에 별도의 외부 pull-down 저항을 추가로 연결할 필요는 없는 것 아닌지 궁금합니다.
질문1) 데이터 시트를 살펴보면 INT 핀은 9.5kohm의 내부 풀업 저항을 갖고 있는 open-drain output이라고 나와있는데, 삼코치님께서 따로 풀업 저항을 추가하신 이유가 무엇인가요? 질문2) 풀업 저항은 누설 전류, 전압 분배, 기생 캡을 고려해서 저항 크기를 정하는 것으로 알고 있는데, 데이터 시트에서 권장하는 값이 없는 경우 실제로 계산해서 결정하나요? 질문3) 디커플링 커패시터의 용량은 대부분 데이터 시트에서 권장하는 값이 있는데, 그 용량 값을 왜 권장하는지(사용하는지) 아는 것이 좋은가요? 데이터 시트에 없는 경우에는 실무에서 커패시터의 용량을 결정하는 방법도 궁금합니다.
안녕하세요, 오늘도 열심히 공부하고 있습니다. 제공해주신 회로를 보다보니, LPDDR4 칩 쪽의 전원에 대해서 다음과 같은 의문점이 들어 문의드립니다. 1) VCC_DDR 단이 VCC1V8_LPDDR_A 노드와 비드 한개로 연결이 되어 있는데, 그렇게 된다면 VDD2에 1.1V가 인가되는 것이 아닌, 1.8V가 인가되는 것이 아닌가 싶어서 질문드립니다 2) 1)번 질문과 비슷하게, VDDQ에 전원을 공급하는 VCC_DDRC 넷이 어떤 PMIC와도 연결이 되어 있지 않은 것 같아서 문의드립니다. 감사합니다.
안녕하세요. 해당 Schematic에 ODT_CA_A를 VDDQ로 (10k을 이용해서) 풀업, ODT_CA_B를 GND로 (10k을 이용해서) 풀다운을 한 것을 확인할 수 있었는데요, 그 의도에 대해서 질문하고자 합니다. RS512M32LZ4D2ANP-75BT (LPDDR4 칩)의 데이터시트와, JESD209-4 문서를 확인해보았는데, 모두 ODT_CA_A/ODT_CA_B의 처리에 대해선 나와있지 않았고, 다만 해당 핀과 관계있는 MR11/MR22 레지스터에 대한 설명만 나와있었습니다. RK3399 칩에서도 ODT에 대한 핀 (DDRx_ODTx, x=0 or 1)에 대한 세팅이 있는 것으로 보아, RK3399에서 LPDDR4 칩으로 ODT를 직접 제어할 수 있는 것으로 보였습니다. (chatGPT를 통해서도 같은 대답을 얻을 수 있었고요.) 그러나 작성하신 레퍼런스 회로 및 강의에서는 ODT_CA_A를 10k로 풀업, ODT_CA_B를 10k로 풀다운을 하셨는데, 다른 의도가 있을지 여쭤봅니다.
안녕하세요. CS (Chip Select)가 왜 채널별로 2개가 아니라 4개의 핀이 존재하는지 질문드립니다. RK3399 데이터시트 : Support up to 2 ranks (chip selects) for each channel; totally 4GB(max) address space. Maximum address space of one rank in a channel is also 4GB, which is software-configurable RS512M32LZ4D2ANP (LPDDR4칩) 데이터시트 : Chip Select: CS is part of the command code. Each channel (A & B)has its own CS signal. 위 내용을 보면 AP에서도, LPDDR4에서도 각각 2개의 CS를 지원한다고 되어있는데, 실제 핀맵을 확인해보면 AP 기준으로는 채널당, LPDDR4 기준으로는 칩당 각각 4개의 CS가 있는 것을 확인하였습니다. (AP 기준으로는 DDR0_CSN1~4 or DDR1_CSN1~4 , LPDDR4 기준으로는 CS0a, CS1a, CS0b, CS1b) 마찬가지로 JEDEC 문서에서도 CS 핀이 두개인걸 확인했습니다. RS512M32LZ4D2ANP 칩 데이터시트 기준으로, 한 개의 칩 안에 두개의 채널이, 그리고 한 채널당 두개의 랭크가 존재하기 때문에, 각 채널당 랭크 선택을 위한 CS가 각각 2개씩 있어, 칩 한개에는 총 4개의 CS가 존재하는 걸까요? 감사합니다.
