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해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
rtl viewer를 열면 mux모양 로직 (dout ~0 부터 dout ~ 31이라고 쓰여있음) 이게 책처럼 겹쳐야 하는데 죄다 병렬 회로로 늘어져서 엄청 공간 차지를 많이 합니다. 코드 문제는 아닌 것 같은데 어떻게 해야하나요? rtl viewer에서 netlist navigator 수정이 안되나요? netlist navigator를 보면 always0과 dout~0부터 dout~31까지가 동시에 logic이라는 폴더에 들어 있습니다. 그래서 벡터를 책처럼 못 묶는 것 같습니다.
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 프로젝트 생성시 Create Application Project 와 Create Platform Project의 차이를 알고 싶습니다.
해결됨
설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) 초반까지 듣다가 질문 남겨요! 결국엔 fpga기반 ai 가속기를 쓰는 이유는 학습+추론을 하는데에 많은 연산과 리소스가 드니 그 연산을 가속화하는 가속기를 만들어 hw상에서 계산을 처리하게 만드는것인가요? 아니면 단순 추론만을 위한 것인가요?
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
섹션 3.8 Hello Matbi World 안녕하세요 맛비님, Hello world 출력을 위해 영상대로 진행하는데, 하드웨어 연결이 맞는지 궁금하여 질문드립니다. 다음과 같이 연결했는데 장치관리자에서 USB port가 추가로 뜨지 않아 케이블 문제인지 아니면 영상에서 잘 안보였는데 다른 USB 포트를 추가하신건지 궁금합니다. 이전 LED 까지는 잘 진행되었고 현재 케이블은 전송용 케이블 입니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
안녕하세요 🙂 [1. 질문 챕터] : 4강 1:47분쯤 [2. 질문 내용] : 다이어그램이 잘 이해가 되지 않습니다. 좌측이 master가 되는거고 우측이 slave가 되는건가요? 근데 왜 s_valid는 좌측에서 나오고 m_valid는 우측으로 들어가는건가요? [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
안녕하십니까 삼코치님 AXI프로토콜을 시뮬레이션 하는 과정에서 시뮬레이션할 때 마스터,마스터_tb,슬레이브,슬레이브_tb를 모두 결합시켜셔 시뮬레이션해야하는 건가요?
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 chapter 16 보면 fsm_test.v 이서 output이 register 로 되어있는데요 이 register output을 wire로 assign 해서 assign 된 놈을 출력시켜도 되나요??? 혹은 현업에서는 어떤 방식을 더 많이 사용하나요
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
ppt에 있는 block diagram같은 건 그냥 ppt쓰신 것 같네요. 만약 ppt가 아니거나 평소에 쓰시는 툴? 같은 게 있을까요? gpt에 물어봐서 추천해주는 것들은 디지털 로직 설계에 맞는 것들이 없네요.
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 🙂 [1. 질문 챕터] : FPGA7장 12분 50초 [2. 질문 내용] : Vivado 2020.2 기준으로 AXI4-Lite interface를 생성하면 맛비님이 강의에서 보여준 ip_repo -> lab7_axi4_lite_1.0 -> hdl -> lab7_axi4_lite_v1_0_S00_AXI.v 파일을 열어보면 코드가 약 400줄 내외로 적혀있는것을 확인할 수 있습니다. 저는 지금 2025.1 버전 Vivado를 사용하고 있고, 제가 IP를 생성해서 확인해 봤을땐 AXI4-Lite의 Interface가 약 300줄로 생성이 되고 있습니다. 혹시 비바도 버전이 진화함에 따라 AXI4-Lite 의 코드 줄 수가 간소화 되어 제가 300줄로 뜨는게 잘 맞게 뜨는 것인지, 아니면 잘못 나오고 있는건지 궁금해서 질문 남겼습니다!
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 🙂 [1. 질문 챕터] : 22장 [2. 질문 내용] : bram mover에서 write는 안쓰고 둘다 read로 쓴다고 하셨는데 그럼 write쪽 부분은 사용이 안되니깐 합성 과정에서 안쓰이는 부분이라 합성이 안되서 리소스를 자동으로 절약하게 되는건가요? 중요한건 아니지만 궁금해서요! [3. 시도했던 내용, 그렇게 생각하는 이유] : ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
해결됨
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 🙂 [1. 질문 챕터] : 섹션3 FPGA 5장 [2. 질문 내용] : 타이밍 위반이 왜 일어나는지 모르겠습니다. [3. 시도했던 내용, 그렇게 생각하는 이유] : 맛비님 영상에서는 타이밍 위반이 일어나지 않았는데, 저의 경우엔 I/O Delay가 없는 것에 대한 타이밍 위반이 일어납니다. Arty z7-10을 쓰고 있고, xdc 파일에 따로 I/O Delay가 없긴 한데, 그건 ZYBO z7-20 도 마찬가지인걸로 알아서 왜 타이밍 위반이 일어나는지 이해가 안됩니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
안녕하세요 🙂 [1. 질문 챕터] : 29:00 [2. 질문 내용] : idle 조건이 충족하지 않아서 무한 루프에서 break 되지 않고 있습니다. OS Name : Ubuntu 22.04.2 LTS Xilinx version : 2024.02 [3. 시도했던 내용, 그렇게 생각하는 이유] : #define XPAR_MATBI_DMA_IP_TOP_0_BASEADDR 0x40000000 #define XPAR_MATBI_DMA_IP_TOP_0_HIGHADDR 0x40000fff #define ADDR_AP_CTRL 0x00 #define CTRL_DONE_MASK 0x00000002 #define CTRL_IDLE_MASK 0x00000004 void matbi_hw_memcpy(void* dest, const void* source, size_t num){ while(1) { read_data = Xil_In32((XPAR_MATBI_DMA_IP_TOP_0_BASEADDR) + ADDR_AP_CTRL); if( (read_data & CTRL_IDLE_MASK) == CTRL_IDLE_MASK ) // IDLE break; } }
해결됨
회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project
안녕하세요 삼코치님. 실습과정중 질문이 있습니다! Slew rate를 대략적으로 구하고자, 시뮬레이션 결과에서 평균 slope를 구하니, 1200V/us라는 다소 터무니 없는 결과가 나왔습니다. 별도로 첨부해주신 자료에는 slew rate가 10V/us가 넘는것을 권장하고있는데, 다소 터무니없는 결과가 나와 어떤부분에서 실수했는지 궁금하여 질문드립니다!
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
[1. 질문 챕터] : 29:00 [2. 질문 내용] : 질문 : BASE_ADDR의 Addr read exception. OS Name : Ubuntu 22.04.2 LTS Xilinx version : 2024.02 [3. 시도했던 내용, 그렇게 생각하는 이유] : 전체 코드 : #define AXI_DATA_BYTE 8 // 64 / 8 #define BASE_ADDR 0x10000000 int main() { init_platform(); Xil_DCacheEnable(); Xil_ICacheEnable(); u32 transfer_cnt; u32 add_val; while (1) { printf("======= Verilog Season2 matbi_mem_copy_test ======\n"); do{ printf("plz input transfer_cnt\n"); scanf("%u",&transfer_cnt); }while( !( (0 < transfer_cnt) && (transfer_cnt%AXI_DATA_BYTE == 0) && (transfer_cnt <= 67108864) ) ); // 64 *(2^20) = 64 MBytes // max count 32-6 = 26. 2^26 = 64MBytes do{ printf("plz input add_val (0~255)\n"); scanf("%u",&add_val); }while( !( (0 <= add_val) && (add_val<256) ) ); u8* rdma_baseaddr = (u8*)BASE_ADDR; volatile u8 data = Xil_In8 (rdma_baseaddr); } cleanup_platform(); return 0; } 오류 발생 : xil_io.h 파일 static INLINE u8 Xil_In8(UINTPTR Addr) { return (volatile u8 ) Addr ; } xil_exception.c 파일 static void Xil_DataAbortHandler(void *CallBackRef) { xdbg_printf(XDBG_DEBUG_GENERAL, "Address of Instruction causing Data abort %lx\n",DataAbortAddr); // 0x00100588 while(1) { } } 원인 ? : 여기서 무엇을 진행해야 할까요?
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 🙂 [1. 질문 챕터] : 15장 [2. 질문 내용] : always @(posedge clk or negedge reset_n) begin if(!reset_n) begin r_valid <= {DWIDTH{1'b0}}; end else begin r_valid <= o_read; // read data end end bram mover에서 이부분 코드 보고있는데 rvalid는 1비트짜리 레지스터인데 왜 저렇게 리셋때 초기화 되는건지 궁금합니다! 저러면 00000000(datawidth만큼)을 rvalid에다가 넣는거 아닌가 싶어서... 중요한건 아닌거같지만 강의에서도 언급 안하시고 혹시 의도가 있는건가 싶어서 질문드려요! [3. 시도했던 내용, 그렇게 생각하는 이유] : ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 🙂 [1. 질문 챕터] : 16장 [2. 질문 내용] : 맛비님 제가 버그 픽스했다는 코드랑 원래 코드랑 딜레이쪽에서 어떤 차이가 있는지 확인해보고싶어서 data mover 파일만 16장에서 주신 코드로 바꾸고 15장에서 사용했던 테스트 벤치를 돌려봤는데요 시뮬레이션이 끝나지 않아서 웨이브 폼을 좀 돌려보다가 is_read_done신호랑 is_write_done 신호가 c_state가 RUN일때 X 상태로 변하고 그것때문에 addr cnt가 초기화가 안되는것을 발견했습니다(write read 둘다). 그런데 강의에서 보면 맛비님 컴퓨터에선 테스트벤치가 잘 작동한것처럼 보이고 코드에서 is_read_done이랑 is_write_done 신호를 assign한 부분 체크해보는데 별 문제도 없어보여서 혼란스럽네요 ㅜㅠ 그냥 제 컴퓨터가 이상한 부분일까요? 아니면 예전 파일 테스트벤치용이라 고친 파일에서는 작동을 안하는걸까요? 참고로 코드에는 손대지 않았습니다! [3. 시도했던 내용, 그렇게 생각하는 이유] : ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요. 제가 사용하는 버전이 24.2 버전인데, Vivado는 똑같은데, Vitis가 강의랑 완전 다른거 같습니다. 24.2 버전으로는 따라할 수 없나요? Select a directory as workspace도 안보이고, GUI도 완전 달라서 이게 맞나 궁금합니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
안녕하세요 맛비님, 항상 좋은 강의 감사드립니다. AXI를 혼자 공부하기 정말 어려웠는데, 강의가 많은 도움이 되고 있어 앞으로도 더 advance 강의가 기다려지네요! [1. 질문 챕터] : HDL 38장-2부 에서 다루는 "matbi_rdma.v" (Line: 417~435)에서도 특히 다음 fifo에 관해서 질문이 있습니다. matbi_sync_fifo # ( .FIFO_IN_REG (0), .FIFO_OUT_REG (0), .FIFO_CMD_LENGTH(NUM_ARLEN_BIT), .FIFO_DEPTH (NUM_AXI_AR_MOR_REQ), .FIFO_LOG2_DEPTH(LOG_NUM_AXI_AR_MOR_REQ) ) u_matbi_sync_fifo ( .clk (ap_clk), .reset (ap_rst), .s_valid (ar_hs), .s_ready (ar_fifo_full_n), .s_data (r_burst_len_ar), .m_valid (ar_fifo_empty_n), .m_ready (fifo_read_r), .m_data (ARLEN_r) ); [2. 배경 설명] : 위 fifo는 MOR을 위해 AR channel과 R channel 사이에 둔 sync_fifo로써 transaction된 AR payload마다 fifo에 burst_len을 적어두고, 그 내용을 R 채널에서 RLAST마다 읽어가는 것으로 이해하였습니다. 그런데 코드를 자세히 보다 보니 fifo에서 pop해 가는 데이터인 " ARLEN_r " 가 코드 어디에서도 사용되지 않는 것을 확인하였습니다. 따라서 현재 코드 상으로는, ARLEN_r 라는 값이 유의미에게 사용되기 보다는, fifo에 적힌 데이터를 단순히 여러번 읽어서, fifo_empty이 되어 R 채널에게 더이상 issue된 transaction이 없다고 알려주는 꼴인거 같습니다. 또한, 이전 비슷한 질문에 대한 답변을 찾아보니 코드 상 불필요한 로직이 남아있어서 그런거 같다라고 답변해주셨습니다. [3. 질문 내용] : 혹시 ARLEN_r 가 따로 코드 내에서 사용되지 않는 이유가 있나요? 만약 여러 불필요한 기능을 지우기다 보니, ARLEN_r 가 redundant하게 남아있게 된 것이라면 혹시 원래는 ARLEN_r 가 어떤 기능을 위해 존재했던 것인지 궁금합니다. 아무래도 강의의 내용이 회차를 거듭할 수록 어려워지다보니, 이러한 점에 대해서도 궁금증이 생기는 것 같습니다. 다시 한번 좋은 강의에 감사드리며, 감사의 마음으로 질문 올립니다. 고맙습니다.
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
안녕하세요 삼코치님 9강 timing 분석과 data-path Delay확인하기 강의에서 강의 화면처럼 slack과 delay정보가 나오지 않습니다 사전적으로 강의 그대로 full adder 코드와 simulation 코드 sdc파일을 만들었으며(강의 자료의 코드를 다운로드하였습니다) start버튼도 눌렀습니다. 무엇을 놓쳤는지 잘 모르겠습니다
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
안녕하세요 🙂 [HDL 35장 AXI-Stream I/F 실습편] 내용 중 sync_fifo 사용의 이유에 대해서 궁금하여 질문 드립니다. 제 짧은 생각으로는 현재 matbi_gradation.v 에서 sync_fifo를 없애고, 바로 AXI-stream output port로 연결해도 동일하게 동작할거라고 생각하였습니다. 그럼에도 지금은 fifio가 depth 4로 선언이 되어 있습니다. [질문 1] 혹시 sync_fifo를 굳이 중간에 두는 이유가 무엇인지 궁금합니다. [질문 2] 현업에서 저런 식으로 output을 내보내기 전에 sync_fifo를 보통 두는 것이 일반적이기 때문이라서 그런 것인지, 맛비님의 의도가 궁금합니다..!! [질문 3] 또한 만약 sync_fifo를 두는 것이 일반적이라고 하더라도, 그러면 fifo depth를 1 혹은 2로 두어도 충분할거 같은데, 4로 설정하신 특별한 이유가 있는지도 궁금합니다! 항상 좋은 강의 감사드립니다.
