안녕하세요, 맛비님!현재 BRAM을 직접 생성하고, 데이터를 쓰고 읽은 뒤, 일치 여부를 확인하는 실습을 진행 중입니다.맛비님께서는 HLS를 통해 BRAM을 자동 생성하셨다고 하셨는데요, HLS 사용법을 아직 잘 모르는 상태에서는 Verilog로 직접 코딩해서 모듈을 설계하는 것이 일반적인 접근일까요?아니면 HLS를 빠르게 익혀서 활용하는 것이 더 효율적일지 조언 부탁드립니다!  ++ AI 인턴이 알려준https://inf.run/wERhr해당 질문 통해서 도움 받았습니다! ㅎ

안녕하세요 실전 AI HW 강의 11 장 보고 있는데 해당 장 강의에서 의문이 드는 점이 있어 질문드립니다. 6분 25초쯤에 Depthwise Separable Convolution은 Feature Map의 크기와는 상관없다. 그래서 Input과 Output Feature Map Size는 적지 않았다고 말씀하셨습니다. Input과 Ouput Feature Map의 크기는 동일하다는 '가정'이기 때문에 이와 같은 말씀을 하신건가요? 만약 동일하다면 Depthwise Convolution에 의해 Output Feature Map은 감소해야할 것 같은데 왜 동일해야하는지 의문이 들어 질문드립니다.감사합니다.

안녕하세요 🙂강의 잘 수강하고 있습니다.강의영상과는 다른 simulation관련 질문드리려고 합니다. vivado 프로그램안에서 코드를 바꾸고 파형을 확인하는 방법은 없을까요?코드를 바꿀 때마다 나갔다가 코드 바꾸고 다시 build 실행시키고...번거로운 것 같아서요 가능하다면 testbench와 module 2개 다 수정할 수 있는 방법이 있으면 알려주시면 감사드리겠습니다!!!건강하세요! 

안녕하세요 🙂[1. 질문 챕터] : fpga 외전 1 시계만들기 Chapter 1 2분 9초 퀴즈 4번 부분[2. 질문 내용]cnt flipflop의 변수 출력값이 1억 - 1이라고 하셨는데, 1억이 아닌지 여쭤보고 싶습니다. 보여주신 코드 상에서는 cnt f/f 변수의 출력값이 1억 -1임을 시뮬레이션에서 어떻게 확인하는 것인지 잘 모르겠어서, 아래와 이 d_flipflop 모듈을 추가한 회로도를 사용하여 시뮬레이션을 돌려보았습니다. 그 결과 flip flop의 output 값이 1억이 나타났는데 확인해주시면 정말 감사하겠습니다  [3. 시도했던 내용, 그렇게 생각하는 이유]처음 enable이 켜졌을 때 combinational logic에 의해 d_flipflop의 input 값이 1이 되고, rising edge일 때 해당 값이 저장되므로 첫번째 사이클부터 cnt f/f 변수의 출력값이 1로 나타난다고 생각했습니다. 따라서 1초가 지난 이후에도 출력값이 1억이 될 것이라고 생각했습니다. 해당 회로도를 기반으로 시뮬레이션을 돌려본 결과 입니다. (편의상 100사이클만 수행하였습니다.) 100 사이클 이후 d_flipflop의 outpu이 100으로 나타나므로 퀴즈 4번의 결과 또한 1억이 나올 것 같은데, 1억 -1이 나타나는 이유가 무엇인지 궁금합니다. +) posedge에 enable이 켜지는 상황에서는 posedge 시간에 f/f에 stable한 값이 전달되지 않으므로 첫 사이클에서의 output value가 0임을 확인했습니다. 최종적으로 cnt f/f의 출력값은 99였습니다. 그러나 이때에는 최종적인 cnt 변수 값 또한 99로 나타나므로 만약 퀴즈 4의 가정 상황이 posedge에서 enable이 켜지는 상황이라면 Q3과 Q4의 답 모두 1억 -1이 되어야 할 것 같습니다. 아래는 사용한 코드입니다. 혹시라도 시뮬레이션에서 잘못된 부분이 있다면 알려주시면 감사하겠습니다.  // tb_quiz.v `timescale 1ns/1ps module tb_quiz(); reg clk; reg reset_n; reg enable; wire [31:0] cnt; initial begin clk <= 0; reset_n <= 1; enable <= 0; #50 reset_n <= 0; #10 reset_n <= 1; #50 enable <= 1; #1000 $finish; end always #5 clk = ~clk; quiz DUT ( .clk (clk), .reset_n (reset_n), .enable (enable), .o_cnt (cnt) ); endmodule // quiz.v  `timescale 1ns/1ps module quiz(input clk, input reset_n, input enable, output [31:0] o_cnt); wire [31:0] current_cnt; reg [31:0] next_cnt; always @(*) begin if (enable) begin next_cnt <= current_cnt + 1; end else begin next_cnt <= current_cnt; end end assign o_cnt = current_cnt; d_flipflop u_d_flipflop( .clk (clk), .reset_n (reset_n), .i_value (next_cnt), .o_value (current_cnt) ); endmodule `timescale 1ns/1ps module d_flipflop (input clk, input reset_n, input [31:0] i_value, output [31:0] o_value); reg [31:0] r_value; assign o_value = r_value; always @(posedge clk or negedge reset_n) begin if (!reset_n) begin r_value <= 0; end else begin r_value <= i_value; end end endmodule

안녕하세요 맛비님! 통신 모뎀 회사에 재직중입니다. 블록 디자인 작업(이건 노력, 시간 투자로 실력이 늘거라고 생각하는 중입니다..), AXI 버스, SPI, I2C, Ethernet, UART 를 사용해야 하는 상황이어서 verilog 시즌1, FPGA 시즌1 에 이어서 verilog 시즌2를 듣고 있습니다! 해당 강의 이후에는 fpga 강의에서 추천해주신 워크숍 내용을 공부할 예정입니다. 맛비님 강의에서는 AXI 버스를 사용하는 방법을 배우고 있고 추가로 SPI, I2C, UART, Ethernet 을 사용할 줄 아는 능력을 갖추기 위해서 Xilinx 사 워크숍 내용으로 커버가 될지 궁금합니다! 추가로 추천하시는 공부방법이 있는지 알려주시면 감사하겠습니다 ㅎ

안녕하세요 맛비님! 해당 강의의 코드를 보면 [0:0] 이렇게 표현되어 있는 부분들이 있는데 찾아본 결과로는 AXI 규격에서 vector 형식을 사용해야 하기 때문에 벡터임을 표현하기 위해서라고 나옵니다.AXI4 stream 규격에 맞추기 위해 1bit임에도 [0:0] 을 붙여서 벡터로 선언되고 있다고 이해하면 될까요?

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================[1. 질문 챕터] : 38장-2부 RDMA 코드리뷰[2. 질문 내용] : 맛비님의 강의와 코드를 토대로 제 스타일의 DMA 코드를 구성해보고 있습니다. 그러던 중, RDMA.v의 코드 중 불필요한 시그널이라고 생각되는 부분이 생겼는데요. 제 지식이 부족한 탓에 필요한 시그널들을 맘대로 없애는 것 아닐까 두려워 질문드립니다. 강의 때 설명해주신 부분인데 제가 듣지 못했던 거라면 정말 죄송합니다...1) ARLEN_R 해당 시그널은 AR 채널의 FIFO에서 R 채널로 출력되는, R 채널에 버스트 길이를 알려주는 시그널인데요. 버스트의 마지막을 체크하는 로직이 RLAST && r_hs 로 이루어지므로 이 시그널은 코드 내에서 전혀 사용되고 있지 않습니다. 그러므로 AR 채널에서 R 채널에 버스트 길이를 알려주는 행위 자체가 의미가 있는지 의문을 갖게 되었습니다. 어떠한 데이터든 FIFO에 넣어줌으로서 empty_n 시그널만 활성화 시켜줘도 전체 transaction이 끝나지 않았음을 R 채널에 알려줄 수 있지 않을까요?2) r_burst_cnt_ralways @(posedge ap_clk) begin if(ap_rst) begin r_burst_cnt_r <= 'b0; end else if (w_s_idle_r | is_burst_done_r) begin r_burst_cnt_r <= 'b0; end else if (r_hs) begin r_burst_cnt_r <= r_burst_cnt_r + 1'b1; end end 위와 같은 맥락으로 현재 transaction의 현재 버스트 횟수를 알려주는 해당 시그널도 특별히 사용되는 부분이 없습니다. 디버깅을 위한 코드일까요...?3) r_hs_data_cntalways @(posedge ap_clk) begin if(ap_rst) begin r_hs_data_cnt <= 'b0; end else if (w_s_idle) begin r_hs_data_cnt <= 'b0; end else if (ar_hs) begin r_hs_data_cnt <= r_hs_data_cnt + burst_len_ar; end endalways @(posedge ap_clk) begin if(ap_rst) begin r_ar_hs_cnt <= 'b0; end else if (w_s_idle) begin r_ar_hs_cnt <= 'b0; end else if (ar_hs) begin r_ar_hs_cnt <= r_ar_hs_cnt + burst_len_ar; end end 해당 시그널은 위 코드에서 보시다시피 r_ar_hs_cnt와 정확히 같은 메커니즘으로 동작합니다. 그러므로 둘 중 한 시그널로 대체가 가능하다고 생각됩니다.

회로 설정은 맞게 한 거 같은데 mosfet에 대한 정보가 뜨진 않네요. 환경설정 오류일까요? 설정도 잘 맞게 한 것 같은데

안녕하세요 맛비님, 베릴로그1부터 하드웨어 가속기 설계까지 강의 모두 잘 듣었고 다시 복습하며 공부에 큰 도움이 되고 있습니다. 제가 새로운 노트북을 셋업하는 과정에서 비바도를 잘 설치 완료하였고, 17:58부분도 동일하게 zybo 제외 부분은 0으로 off하였는데, 이번에 zybo가 아닌 다른 보드를 사용하려고 보니 vivado board 리스트에 안뜨는 현상이 발생하더라고요. 혹시 비바도 설치를 완료하고 이 config파일을 수정할 수 있는 방법이 있나요?? 알려주시면 감사하겠습니다!github에서 보드 master 폴더 다운 받은 후 board/하단에 board_files를 생성해주고 master/new/보드 관련 파일들 모두 복사 붙여넣기했습니다. explorer.exe로 열어서 paste하니 권한이 필요하다고 떠서 sudo로 복사해주었습니다. 새로 켰다가 다시 실행해도 보드가 안뜨네요,,https://inf.run/7CWXm 이전에 다른 분이 질문하신 거에 대한 답변으로 path 설정해주면 된다고 답변해주셨는데 안되어서 혹시 제가 잘못 진행한 부분이 있는지 알려주시면 도움이 될 것 같습니다.참고로, 완전 처음 보드를 검색했을 때 뜨다가 갑자기 1초만에 새로고침되면서 사라지고 이후에 아예 안뜨고 있습니다. task-vivado store에는 보드 이름이 있길래 install 해둔 상태입니다. 안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

다음 화면을 보면 각 result 값 앞에 index가 있는데요. 저는 항상 이렇게 index 없이 나오더라구요! 혹시 index 표기는 따로 환경설정이 필요한 부분일까요? 뭔가 기본적인 질문을 하는 것 같아 죄송하네요...

테스트 벤치 작성할 때 time scale`를 작성하지 않아도 되는건가요?작성하지 않을 경우 자동으로 #5같은경우는 5ns로 처리되는건지 궁금합니다.

SRAM에 대한 내용에서 SRAM의 write 동작은 다음 cycle에 메모리에 값이 저장되고, read 동작은 다음 cycle이 아닌 해당 cycle에서 바로 읽어온다고 배웠던 것 같은데,SRAM 기본 모델링 코드로 시뮬레이션을 돌렸을 때 read 동작에서 다음 cycle에 dout에 값이 읽히는 걸 볼 수 있었습니다. cs==1 이면 dout에 '다음 cycle'에 값이 뜨는데, 이 동작은 SRAM 이론시간에 배웠던 "read 동작은 해당 사이클에 바로 읽을 수 있다"라는 내용과 다른 점이 무엇인지 궁금합니다. (물론 코드 상으로는 dout<= mem[ad] 로 작성했기때문에 당연히 그 다음 posedge clk에 값이 업데이트되는게 맞지만,SRAM 이론을 배울 때 들은 내용과 헷갈려서 질문 드립니다.)

CHAPTER4의 Gate logic 내용에서 XOR 게이트를 설명하실 때gate로 표현한 논리회로에서는 worst path를 보면 cap이 더 많이 발생하여 speed도 늦고, power소모도 커진다고 하셨고 pmos와 nmos로 나타낸 회로처럼 설계하면 speed, power, area, cost 에서 더 좋은 결과를 낼 수 있다고 하셨는데 이 두 회로의 차이가 무엇인가요? 결국 둘 다 XOR을 나타내는 회로인 것 같은데 무슨 차이가 있는지 궁금합니다.  

CHAPTER4 의 Gate logic 내용에서 AND게이트가 NAND, NOT을 붙여 6개의 게이트를 쓰게 되고, OR게이트는 OR+NOT게이트를 붙여 6개의 게이트를 쓰게 된다고 말씀하셨습니다.여기서 6개의 게이트를 쓴다는 것이, MOSFET을 6개 사용한다는 뜻인가요? 만약 그렇다면 MOSFET을 게이트라고 부르는 이유가 궁금합니다.

안녕하세요Verilog Season1 [HDL 20장] 실습 코드에서true_dpbram 모듈의 input으로reset_n 신호를 따로 넣어주지 않았는데BRAM 메모리 값을 초기화할 필요가 없어서reset_n 신호를 넣지 않으신 건지 궁금합니다! 

안녕하세요.이 강의 처음 시작할 때 메일로 강의 자료 요청 메일을 보내라고 팝업창이 떴었는데, 여기서 다운받을 수 있는 강의파일이랑 다른 건가요?

자료 공유해주신 wrapper verilog 코드와 강의 마지막 RTL 합성 결과에서 din[31:0] 이 din[7:0]으로 instantiation 되어있는데 input 크기가 달라서 문제가 되는 것 아닌지 문의 드립니다. module 이름의 64x8로 미루어 볼 때, 과제는 WIDTH=64, DEPTH=8을 가지는 SRAM을 구현하는 것으로 보이는데 그렇다면 공유해주신 코드 `ifdef SIM sram_model #(64, 8) u_sram (clk, cs, we, ad, din, dout); 에서 파라미터를 넘겨주는 값이 (64, 8)이 아니고 (8, 64)가 맞는 것이 아닌지 해서 질문드립니다. 감사합니다.

해당 과정 전까지는 모두 무사히 따라왔습니다. Launch Hardware 클릭 시에 이런 오류가 발생합니다. 코드에 map 이 없는데 이런 오류가 발생하네요.. 혹시 몰라 터미널 쪽도 캡처했습니다. 

이런 파일들이 있고 강의에서 다루시는 파일이 없네요 ㅜㅜ

안내되어 있는 깃허브 링크로 들어가면 파일밖에 없는데 수업에서 말씀하시는 자료랑 다르네요. 혹시 제가 본 파일이 맞는건지 확인부탁드립니다.