Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)
안녕하세요 Artix7 FPGA의 Clock period 설정 방법에 대해 문의드립니다. 16페이지에 Arty A7보드는 기본으로 100MHz를 사용한다고 나와있는데 Artix 7 Datasheet의 어느 부분을 확인해야 알 수 있는 걸까요? 더불어 PLL의 M,N 값은 0~15,0~31로 범위가 한정되어 있다고 하셨는데 FPGA의 특성마다 M,N값의 범위가 있는 걸까요? 이 또한 데이터 시트에 나와있는 걸까요? Artix-7 FPGAs Data Sheet: DC and AC Switching Characteristics (DS181) 의 어느 부분을 확인하면 되는지 문의드립니다.
안녕하세요 현재 반도체 설계 업종에 종사하고 있습니다. Full custom 설계를 하다가 이번에 RTL 설계 부서로 이동할 것 같은데 DFT 관련 부서라고 합니다. 본 강의가 도움이 많이 되어서 FPGA MCU Porting 을 다음 강의로 들어보려고 하는데 RTL 설계 Flow 를 익히는 관점에서 도움이 될까요? 추후에 DDR Controller 까지 들어서 현업에서 도움 받으려고 합니다. 그리고 새소식 게시판에 MCU Porting 수강하면 Flash 모듈을 무료로 주신다고 하셨는데 모듈 종류가 뭔지 궁금합니다 좋은 강의 감사합니다.
기초가 너무 부족한 학생입니다. reg signed [15:0] data [0:31]; 16bit 데이터를 32개의 어레이로 선언하는 방식이 이것이 맞는지 궁금합니다. 사실 RTL anlysis를 통해서 schematic이 제대로 생성되었는지 확인하였는데, 다음 synthesis 과정에서 constraint wizard로 적절히 파일을 생성해준 다음 synthesis를 진행하였습니다. 그런데 error와 warning은 없는데 schematic이나 utilization 정보를 보면 터무니 없는 정보들이 나옵니다. 혹시 어떤 부분을 확인하면 도움이 될까요? 저는 개인적으로 어레이 선언한 부분이 잘못된 것인가해서 앞서 질문을 드렸는데 synthesis에서 에러는 안뜨고 전혀 엉뚱한 결과를 내서 디버깅중입니다. ㅜㅜ
