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해결됨Verilog FPGA Program 2 (MicroBlaze, Arty A7-35T)
W5500코드 관련 질문
226쪽 질문입니다. 제가 이해하기에 w5500_read에서 tcpRxBuffer를 이용해야할 것 같은데 궁금해서 질문드립니다. 사실상 spi가 동시에 read,write를 안하기에 구현 자체는 상관없을 것 같습니다만.. 그래도 질문드립니다.
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해결됨Verilog FPGA Program 2 (MicroBlaze, Arty A7-35T)
w5500
arty에도 phy 같은 이더넷 디바이스가 들어있는데 따로 w5500을 쓰는 이유가 궁금해서 질문드립니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
설치 후 Deleting Shortcut으로 Vivado 폴더 삭제해버리는 경우
설치 후 Deleting Shortcut으로 Vivado 및 각종 생성 폴더를 삭제해버리는 문제가 발생하였고,5번째 설치 시도 끝에 저와 비슷한 분의 글을 발견하여서 덕분에 해결하였습니다.같은 이슈가 생긴 분들께 공유 드리고자 글 남깁니다.Ubuntu 버전을 바꾸어 설치했더니 잘 됐습니다 ! (ㅠㅠ)저는 Ubuntu-22.04.2 버전을 사용했을 때 안됐고,20.04.6 버전 사용했더니 이제야 설치가 잘 됐네요.영상에서는 22.04.5 도 잘 설치가 된다고 하셨는데,뭐가 문제인지는 잘 모르겠습니다.설치가 돼서 너무 기쁘네요!!!드디어 강의 들으러 갑니다 ㅎㅎ
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
D drive 설치시 용량 이슈
https://www.inflearn.com/questions/190625/d-drive-%EC%97%90-%EC%84%A4%EC%B9%98%ED%95%98%EA%B8%B0.댓글이 너무 길어서.. 간신히 찾았습니다. 놓칠뻔했어요 ㅠㅠ(새 질문으로 올려놓았어요)========== Q안녕하세요 맛비님, 저는 현재 맛비님 유튜브에 기재된 영상([설계독학] [Verilog HDL 0장] Xilinx Vivado 2022.2 설치 (Windows 11 의 WSL 기반. 설계엔지니어라면 리눅스환경과 친해져야해요!))을 보고 vivado가 아닌 vitis를 설치하는 중입니다. c드라이브에 용량이 확보되지 않아 2020.2버전으로 설치 중이고, /mnt/d/tools/Xilinx 명령어를 통해 저장위치를 d드라이브로 변경하였습니다.하지만, 설치가 28GB에서 멈춰 확인해보니 c드라이브에 저장이 되고 있는 상태였고, 용량 부족으로 인해 에러가 뜬 상태입니다. 유튜브 영상 15:04에 나오는 화면에서 Destination=/mnt/d/tools/Xilinx로 변경하였습니다.죄송하지만, 어느 부분에서 문제가 있었는지 알려주시면 감사하겠습니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
xvlog, xelab, xsim : command not found
안녕하세요 맛비님!이전에 파일을 설치했다가 혼자서 삭제해버리는 deleting shortcut 이슈로 네번째 시도했지만 실패하고, 결국 gui로 vivado 설치를 했는데요. (ㅠㅠ)위와 같은 상황이 발생했습니다.설치 과정에서 문제가 있는 것 같은데, 혹시 어느 부분이 추가되어야 할까요?...업무 때문에 바쁘실텐데, 늘 친절하게 답변 주셔서 정말 감사합니다!
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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
[HDL 37장] 질문
안녕하세요 강의 매번 잘 보고있습니다!이번 강의 초반 3분10초 쯤 데이터의 흐름에 대해 설명하시는 부분에 대해 궁금한 점이 있습니다.펌웨어에서 변수(랜덤 혹은 실제 사용될 변수)를 생성하고 프로그램을 실행시키게 되면, 이 데이터들은 자동으로 또 우선적으로 DDR 메모리에 저장이되고 이를 PS영역에서->I/F를 통해->PL영역으로 전송이 된다고 이해하면 될까요?
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미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
[AI HW data move] AI HW에서 DDR의 data를 사용하는 경우가 있나요?
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요. 좋은 강의 공유해주셔서 감사합니다!!Verilog HDL season 2 강의와 본 강의를 보고 여러 AI HW 논문을 읽다보니 한 가지 궁금한 점이 있어서 글 남기게 되었습니다.많은 AI HW 논문에서는 빠른 data move를 위해서 보통 모든 weight와 feature map을 on-chip memory(Bram)에 모두 넣도록 구성하는 경우가 많더라구요. 그래서 BRAM에 모든 weight를 올릴 수 있도록 모델의 크기를 최적화하는 방향으로 연구를 하더라구요.그만큼 DDR의 접근 속도가 느리다는 것 같은데 그러면 AI HW 분야에서는 어떤 경우에 DDR를 사용하는지 그리고 느리다면 BRAM과 비교해서 얼마나 느리길래 사용하지 않는 것인지.(Stream을 이용하면 그렇게 차이가 크다고 생각하지 않는데...)[질문 정리]현업 AI HW 분야에서 DDR 접근은 언제 사용하나요?BRAM 접근 속도와 DDR 접근 속도가 얼마나 차이가 나길래 BRAM만 사용해서 AI HW system을 구성하는 것인가요? 항상 좋은 강의 만들어주셔서 감사합니다!!
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미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
[AI HW Lab2] 질문
맛비님 안녕하세요HW Lab2 영상을 보면빌드를 하고 cnn_core가 생성된 후 sim 폴더에 보면 trace가 생성되어 있는데저는 trace 폴더가 생성되지 않습니다.c 코드 내에 코드를 넣으라고 하신 부분 빼고는 아무 부분도 건드리지 않았습니다.어떤 부분이 문제인지 질문드립니다.감사합니다 =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
Deleting shortcut
메뉴얼 대로 따라했을 때 위의 사진처럼 Vivado 폴더를 다 지워버리는 것 같은데...이 문제를 어떻게 해결해야 할까요? 영상 보면서 3번 시도해봤는데 안돼서 여쭤봅니다...!
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미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
make 에러
CNN Core C 코딩(Golden Model 만들기)를 따라 실습하고 있습니다.make를 사용하여 build를 하고 싶습니다.에러는make: *** [Makefile:15: cnn_core] Error 127 이라고 뜹니다.어떻게 해결할 수 있을까요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
./clean 관련 질문입니다.
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================맛비님께서 강의 중 clean 파일은 Simulation 이후에 생성된 불필요한 파일들을 제거하기 위해 만들었다고 하셨습니다. 그렇다면 맛비님이 주신 파일을 사용하지 않고 제가 vivado를 켜서 개인적으로 설계를 진행할 때 계속해서 시뮬레이션을 돌리면서 ./claen을 사용하지 않는다면 추후에 용량 문제가 생길 수도 있는 건가요..?만약 용량 문제가 생긴다면 따로 clean 파일을 깔아줘야 할까요?
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
./build후 파형 볼 때 display 문제입니다.
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================Simulation을 보기 전에 Objects에서 Name이 안뜨는 문제가 존재합니다. 오른쪽 마우스를 눌러서 Name을 뜨게 하려고 시도해도 저렇게 회색으로 선택할 수 없게 나옵니다. 뭐가 원인일까요...?
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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
[HDL 22장] 실습편, rtl_v.txt 에 한줄이 더 생길 수가 있네요.
테스트벤치에서 current state 가 S_DONE 이 되기 전에 s_valid, m_ready 둘다 '1' 이 될 수가 있어, 마지막에 o_hs 조건에 따라 fwrite 가 한번 더 발생할 수 있네요. s_valid 나 m_ready 랜덤 생성할 때 아래 is_done 조건이 추가돼야 할 것 같습니다. if(c_i_state == S_RUN & !is_i_done)if(c_o_state == S_RUN & !is_o_done)
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
다운로드 완료 후에도 VIVADO 폴더가 생성되지 않았습니다.
안녕하세요 :) 알려주신 D드라이브 PATH에 다운로드 경로를 설정하여 다운로드 완료하였습니다. 후에 SOURE과정으로 넘어가려고 하니 VIVADO폴더 파일 자체가 없길래 재설치도 해보았습니다. 재설치하는 중에는 VIVADO폴더 및 다른 여러 폴더도 설치 되길래 이번에는 성공적일것이라 생각했는데 마무리 단계에서 다 삭제되는 것 같습니다. 다음과 같은 터미널창이 출력되고 다운로드가 완료되었는데 정상적인 다운로드 과정이 아닌가요?어떤 부분이 문제점일까요? 감사합니다 :)
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해결됨Verilog FPGA Program 2 (MicroBlaze, Arty A7-35T)
자료링크 "접근이 불가능합니다"
"접근이 불가능합니다" 라고 뜨며 다운로드가 불가능합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
build 파일 관련 질문
안녕하세요!다름아니라 알려주신 build파일 작성 방법을 바탕으로 아래 사진과 같이 RTL/ 과 SIM/ 하위의 모든 파일을 포함시켜 build파일을 작성해보려고 했고아래와 같이 build파일을 작성하였습니다.그리고 build를 실행해보니 아래와 같은 오류가 떴는데 혹시 어떻게 해결해야 할까요!
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
chap.1 vivado display 관련 질문드립니다.
안녕하세요! 1장 공부하다 궁금한 점이 생겨 질문드립니다.다음과 같이 display를 실행 했을 때, 결과가 아래와 같이 나왔습니다. 이때 0과 100 사이에 왜 공백이 생기는지 궁금합니다.이 공백을 없애는 방법도 있나요?
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
Code 줄 맞춤은 어떻게 하나요?
코드를 열어보면 다음과 같이 어긋나는 경우가 많은데 실습 강의를 보면 줄이 딱 맞춰져 있더라구요.그래서 혼자 줄 맞춰보려고 하는데 Tab 키를 누르면 잘 맞춰질때가 있는 반면에 혼자 공백이 많이 생기는 경우가 있더라구요. 그래서 스페이스바로 맞추었는데..혹시 Tab 키 말고 다른 키가 있나요?
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
맥북 서리 관련하여
안녕하세요 리눅스 비바도 설치 영상을 보고 있는데제가 맥북으로 넘어온지 얼마 안돼서 잘 모르겠어요..맥북도 똑같이 설치 과정 따라오면 되나요?맥북도 리눅스 설치해야하나요??=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
wsl 환경 Tool에 대한 질문
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================맛비님 Tool을 설치하며 궁금증이 생겨 질문드립니다. 강의 내 설치 방법으로 vivado hls도 사용 가능한지 물어봐도 되겠습니까?