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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 7장] HW IP 를 제어하기 위한 AXI4-Lite Interface 이해하기 - 코드리뷰편

begin end 사용법

해결된 질문

419

no19999

작성한 질문수 2

3

안녕하세요 맛비님! 그렇게 중요하진 않아보이지만 항상 궁금했던 내용이라 질문드립니다. 예시로

always @( posedge S_AXI_ACLK )
	begin
	  if ( S_AXI_ARESETN == 1'b0 )
	    begin
	      axi_awaddr <= 0;
	    end 
	  else
	    begin    
	      if (~axi_awready && S_AXI_AWVALID && S_AXI_WVALID && aw_en)
	        begin
	          // Write Address latching 
	          axi_awaddr <= S_AXI_AWADDR;
	        end
	    end 
	end       

166번째 라인에 있는 코드인데

   else if (~axi_awready && S_AXI_AWVALID && S_AXI_WVALID && aw_en)
     axi_awaddr <= S_AXI_AWADDR; 
end
    else if (~axi_awready && S_AXI_AWVALID && S_AXI_WVALID && aw_en)
	begin
	  axi_awaddr <= S_AXI_AWADDR;
        end
	    
end   

 

else부분을 이렇게 더 간결하게 짜면 좋을꺼같은데

굳이 begin end로 묶는 이유가있을까요?

가독성이 더 좋아지기 때문일까요?

fpga 임베디드

답변 1

1

설계독학맛비

안녕하세요 :)

문법상 동일한 logic 을 만들어냅니다.

취향?의 차이입니다. 편하신 것을 선택하시면 됩니다.

즐공하세요 :)

1

no19999

아하 별 이유는 없었군요 궁금증이 해소됐습니다. 항상 감사드립니다!

1

설계독학맛비

저의 취향이 이유이죠. (별 이유는 아닙니다 ㅋ)

간혹 회사가시면 코딩 가이드가 있는 곳도 더러 있습니다.

맞춰서 설계하시면 될 것 같아요 :)

1

no19999

헐 가이드가 있는 곳도 있군요... 그럼 일단 이런 잘 짜여진 코드를 무작정 따라하는것부터 열심히 따라가봐야겠습니다. 좋은강의 제공해주셔서 감사해요 존경하는 맛비님ㅎㅎㅎ

UART0, 1 중 선택

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