[lab8] flow에 대한 정리
307
작성한 질문수 12
안녕하세요 맛비님, 우선 정말 좋은 강의 만들어주셔서 감사합니다. 정말 재밌게 도움받으며 따라가고 있습니다. 다만, 전체적인 프로세스를 다음과 같이 정리하며 복습하던 중 헷갈리는 부분을 질문 드립니다.
step[1]: Vivado
AXI4_Lite IF & slave 생성 (Xilinx에서 제공하는 platform을 활용하여 자동으로 생성)
Design모드에서 생성한 IP & Zynq IP 로드, ILA연결
wrapper -> bitstream -> export -> step2
step[2]: Vitis
사실 이 부분이 잘 와닿지가 않습니다. 제가 뭘 하고 있는지 모르겠어요..ㅠㅠ step1은 실제로 불러들이는 IP가 눈으로 보이고, 제가 뭘 하고 있는지 명확히 아는 상태로 진행하며 도움이 많이 됐습니다. 근데 step2는 그냥 기계적으로 강의를 따라가는 느낌이 듭니다.
이 부분에서 "PS영역에 대한 프로그래밍"을 하는 것인가요? fpga와 통신하게 되는데, 음 이것도 되게 추상적으로 느껴집니다.
무작정 따라가기 강의 이후에 각 과정을 설명해주신다고 하셨는데, 저는 사실 그 강의 이후로도 vitis 과정에 대한 이해도가 그 당시에 머물러있는 느낌입니다ㅠㅠ
제가 감을 못 잡고 있는만큼 질문도 추상적이게, 길게 늘어놓은 것 같아 죄송합니다..
다만 맛비님께서는 제가 어떤 부분을 헷갈려하는지 대충 감이 오시지 않을까 하는 생각도 듭니다..!!!!
도움을 부탁드립니다..ㅎㅎㅎ 감사합니다!
답변 1
0
안녕하세요 :)
step2 의 vitis 는
vivado 에서 만든 bitstream 을 동작시키기 위한 SW 통합 개발 플랫폼입니다.
앞선 질문에서 설명드린 드라이버 코드를 자동생성해주고요. PS 에 올릴 SW app 도 같이 코딩할 수 있습니다.
자세한 설명은 vitis 를 검색하시고 정규페이지를 참고해주세요. 더 높은 지식을 쌓기 위해서는 스스로 찾아보는 연습도 중요해보입니다.
즐공하세요 :)
UART0, 1 중 선택
1
58
2
datamoverbram모듈질문
1
66
2
vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.
1
101
2
vitis 설치 관련 질문 있습니다!
1
87
2
FPGA 공식문서 읽는법
1
99
2
보드 추가의 클릭창이 없습니다.
1
72
2
Edit in IP Packager에서 코드 수정 후 IP 수정하면 simulation에서 수정된 코드로 작동이 안됩니다
1
83
2
BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문
1
108
1
Vitis 코드 작성
1
130
2
vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.
1
295
3
[9장 led 점등 시간 제어 불가]
1
83
2
Platform Invalid 오류
1
153
3
WSL 설치 관련 문의드립니다!!
1
98
2
Vivado 툴, 파일 질문드립니다!
1
157
2
9장 LED 점등 안됨
1
113
3
Edit in IP Packager 이후에
1
88
1
Fpga 로직
1
92
2
pmu-fw is not running
1
128
2
Create Project에 대해서 궁금해요
1
91
2
장치관리자 USB 포트
1
102
2
FPGA 7장 AXI_LITE I/F질문
1
91
1
bram mover에서 합성할때
1
80
2
타이밍 위반 질문
1
81
2
rvalid 초기화
1
68
2