해당 코드 schemetic 질문
346
작성한 질문수 18
안녕하세요 맛비님
해당 Code를 Schemetic을 했을 때 Flip Flop을 보고 의문이 생겼습니다.
제가 알기로 D Flip Flop은 입력으로 CLK와 D(입력)를 받아 출력 Q 를 내보낸다고 알고 있습니다.
하지만 schemetic을 띄웠을 때 위와 같이 Filp Flop에 CLK, D 뿐만이 아니라, RST가 붙은 경우도 있고, SET과 RST 둘 모두가 붙은 경우도 봤습니다.
Q) SET or RST이 붙어있는 Flip Flop은 D F/F인가요? 아니면 J-K F/F인가요? (J = Set 역할, K = Reset 역할)
D F/F에 게이트들이 추가적으로 붙은 D F/F인가요?
J-K(S-R) F/F이 아니라면 이유가 무엇인지 궁금합니다.
감사합니다
답변 1
1
안녕하세요 :)
해당 질문은 답변드리기 애매하네요. (JK인지 D 인지.... 중요한지는 고민을 안해봐서 잘 모르겠습니다.)
Xilinx 내의 Reg 는 D F/F 으로 인지해도 무방합니다.
해당 내용은 Xilinx 의 공식 문서를 참고해서 해결 부탁드립니다.
즐공하세요 :)
HW가속기 설계에서 더 보완할 수 있는 방법이 있을까요?
0
6
1
UART0, 1 중 선택
1
60
2
datamoverbram모듈질문
1
66
2
vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.
1
103
2
vitis 설치 관련 질문 있습니다!
1
90
2
FPGA 공식문서 읽는법
1
103
2
보드 추가의 클릭창이 없습니다.
1
75
2
Edit in IP Packager에서 코드 수정 후 IP 수정하면 simulation에서 수정된 코드로 작동이 안됩니다
1
85
2
BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문
1
109
1
Vitis 코드 작성
1
131
2
vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.
1
298
3
[9장 led 점등 시간 제어 불가]
1
84
2
Platform Invalid 오류
1
155
3
WSL 설치 관련 문의드립니다!!
1
103
2
Vivado 툴, 파일 질문드립니다!
1
163
2
9장 LED 점등 안됨
1
114
3
Edit in IP Packager 이후에
1
91
1
Fpga 로직
1
94
2
pmu-fw is not running
1
133
2
Create Project에 대해서 궁금해요
1
93
2
장치관리자 USB 포트
1
105
2
FPGA 7장 AXI_LITE I/F질문
1
93
1
bram mover에서 합성할때
1
82
2
타이밍 위반 질문
1
83
2