inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 16장] FSM 을 이용한 BRAM Data Mover 모듈 설계 - 실습편

맛비의 버그 2 부분에서 궁금한게 있어 질문드립니다.

411

20200833

작성한 질문수 4

1

- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)
- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요!
- 먼저 유사한 질문이 있었는지 검색해보세요.
- 서로 예의를 지키며 존중하는 문화를 만들어가요.
- 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

 

AWIDTH 를 사용하면 max값이 4095의 값을 가져 약간의 오류가 생긴다고 말씀해주셨는데, 0~4095이면 4096개의 메모리에 접근이 가능하지 않나요??

임베디드 fpga

답변 2

1

20200833

네 맞습니다! 감사합니다!!

0

설계독학맛비

안녕하세요 :)

어느 부분인지 알려주실 수 있을까요? 영상이 많아지니 기억력이 ㅠ

만약에 30분 대의 이야기를 하신거라면 아래 참고해주세요.

==================================

imageHW 코드를 보시면,

입력값이 4096 일때, 실제 HW 에서는 4096-1 까지

즉 0~4095 까지 4096 개를 Counting 합니다. 즉 입력 값은 Counting 의 개수를 의미해요.

그래서 4096 이란 숫자를 열어둔거에요.

 

SW 상에서 입력값을 0~4095 에서 1~4096 으로 range 를 변경하였죠.

 

이거 말씀하신거 맞나요?

 

즐공하세요 :)

 

HW가속기 설계에서 더 보완할 수 있는 방법이 있을까요?

0

6

1

UART0, 1 중 선택

1

60

2

datamoverbram모듈질문

1

66

2

vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.

1

103

2

vitis 설치 관련 질문 있습니다!

1

90

2

FPGA 공식문서 읽는법

1

103

2

보드 추가의 클릭창이 없습니다.

1

75

2

Edit in IP Packager에서 코드 수정 후 IP 수정하면 simulation에서 수정된 코드로 작동이 안됩니다

1

85

2

BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문

1

109

1

Vitis 코드 작성

1

131

2

vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.

1

298

3

[9장 led 점등 시간 제어 불가]

1

84

2

Platform Invalid 오류

1

155

3

WSL 설치 관련 문의드립니다!!

1

103

2

Vivado 툴, 파일 질문드립니다!

1

163

2

9장 LED 점등 안됨

1

114

3

Edit in IP Packager 이후에

1

91

1

Fpga 로직

1

94

2

pmu-fw is not running

1

133

2

Create Project에 대해서 궁금해요

1

93

2

장치관리자 USB 포트

1

105

2

FPGA 7장 AXI_LITE I/F질문

1

93

1

bram mover에서 합성할때

1

82

2

타이밍 위반 질문

1

83

2