[10장 8분 질문]
303
작성한 질문수 1
- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)
- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요!
- 먼저 유사한 질문이 있었는지 검색해보세요.
- 서로 예의를 지키며 존중하는 문화를 만들어가요.
- 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.
안녕하세요 맛비님 언제나 좋은 강의 제공해주셔서 감사합니다.
-질문-
445~454 ff은 456~465의 "i_done의 1틱을 캐치 못 함"을 보완하기 위해 만들어졌다고 이해했는데요.
그렇다면 둘의 센시티비티 리스트가 같아도 되는 건가요??(둘 다 캐치하는 순간이 같을 것이라고 생각하는데 잘 이해가 가지 않습니다.)
언제나 좋은 하루 되세요.
답변 1
2
안녕하세요 :)
AXI4-Lite를 통해서, PS 에서 PL 의 Register 값을 Write 혹은 Read 할 수 있습니다.
여기까지는 이해가 되셨으리라 믿고 설명을 이어가 보겠습니다.
AXI4-Lite 를 통해서 PS 에서 PL 의 done 값을 Read 해야하는 상황입니다.
AXI4-Lite 의 Read 과정을 생각해보면,
address req
data read
이렇게 두개의 step 으로 나눌 수 있습니다.
그리고 각 step 은 System 의 현재 환경에 따라 수 cycle, 수십, 수백 cycle 이상의 편차가 발생합니다.
즉, 정확한 시점을 catch 할 수 없습니다.
그런상황에서,
done 신호를 1 tick 으로 만 알려주게되면,
AXI4-Lite 로 read 해야하는 입장에서는 1 tick / 수십,수백 cycle 의 확률로 알아채게 되는 것이죠.
done 신호를 놓치면, HW 는 종료했지만, PS 입장에서는 종료된 것을 모릅니다.
그렇기 때문에, 1 tick 의 done 신호를 보고 reg 에 '1' 로 띄워놓게 만듭니다.
그러면 PS 입장에서는 done 을 언제든지 100% 확률로 읽을 수 있죠.
그 다음 그리고 PS 에서 새로운 run 을 주게 되면 '1' 로 유지되던 신호를 '0' 으로 초기화 하였습니다.

즐공하세요 :)
HW가속기 설계에서 더 보완할 수 있는 방법이 있을까요?
1
6
2
UART0, 1 중 선택
1
61
2
datamoverbram모듈질문
1
66
2
vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.
1
103
2
vitis 설치 관련 질문 있습니다!
1
90
2
FPGA 공식문서 읽는법
1
103
2
보드 추가의 클릭창이 없습니다.
1
76
2
Edit in IP Packager에서 코드 수정 후 IP 수정하면 simulation에서 수정된 코드로 작동이 안됩니다
1
86
2
BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문
1
109
1
Vitis 코드 작성
1
131
2
vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.
1
298
3
[9장 led 점등 시간 제어 불가]
1
84
2
Platform Invalid 오류
1
155
3
WSL 설치 관련 문의드립니다!!
1
103
2
Vivado 툴, 파일 질문드립니다!
1
163
2
9장 LED 점등 안됨
1
114
3
Edit in IP Packager 이후에
1
91
1
Fpga 로직
1
94
2
pmu-fw is not running
1
133
2
Create Project에 대해서 궁금해요
1
93
2
장치관리자 USB 포트
1
105
2
FPGA 7장 AXI_LITE I/F질문
1
93
1
bram mover에서 합성할때
1
82
2
타이밍 위반 질문
1
83
2





