[FPGA 22장] 37:49 즈음 설명해주신 부분에 대한 질문
342
작성한 질문수 1
HW 가속기가 연속으로 동작한다고 할 때,
node값은 정해진 상태고,
Weight 값이 변경되면서 동작될테니
bram0에 데이터 로딩하는 시간을 제외하면
SW 연산보다 HW 연산이 더 빨랐음을 확인할 수 있다고 하셨습니다!!
하지만 처음에 FC layer에 대해 설명해주실 때, deep learning의 예시로 이미지를 특정 동물,사물(ex. cat, dog, hat 등)으로 분류하는 기술로 들어주셨었습니다.
Q. 그렇다면 이미 완성되어 있는 structure(= weight 고정)에 들어가는 입력(= 이미지 = input node value)만 바뀌게 되는 것이 아닌가요?
강의 너무 잘 듣고 있습니다!! 감사합니다..
답변 1
0
안녕하세요 :)
Q. 그렇다면 이미 완성되어 있는 structure(= weight 고정)에 들어가는 입력(= 이미지 = input node value)만 바뀌게 되는 것이 아닌가요?
말씀해 주신 내용은 맞습니다. (weight 를 고정하는 방식)
=================================================
예제에서 다음 그림을 보시면, Fully connected layer 의 연산을 끝내려면,

모든 output node 를 구해야합니다. 이 모든 output node 를 구하기 위해서, 취한 연산방식은.
input node 를 고정으로 하고, weight 를 가변으로 하는 방식입니다.
예를들어 input node 1024., output node 1024 가 있다고 가정해볼께요.
필요한 weight 의 수는 1024 * 1024 입니다.
input node 는 1024 인데 반해, 1024*1024 개의 weight 가 있어야 output node 1024 개를 구할 수 있는거죠.
그 의미에서, 다음이 성립합니다.

결론 : 22장의 연산방식은 input node 를 고정으로 하고, weight 를 가변으로 하는 방식 입니다.
어떤 방법이 유리할지는 상황에 따라 다릅니다. (정답은 없음.)
즐공하세요 :)
HW가속기 설계에서 더 보완할 수 있는 방법이 있을까요?
1
10
2
UART0, 1 중 선택
1
64
2
datamoverbram모듈질문
1
67
2
vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.
1
104
2
vitis 설치 관련 질문 있습니다!
1
91
2
FPGA 공식문서 읽는법
1
104
2
보드 추가의 클릭창이 없습니다.
1
76
2
Edit in IP Packager에서 코드 수정 후 IP 수정하면 simulation에서 수정된 코드로 작동이 안됩니다
1
88
2
BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문
1
109
1
Vitis 코드 작성
1
131
2
vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.
1
299
3
[9장 led 점등 시간 제어 불가]
1
85
2
Platform Invalid 오류
1
155
3
WSL 설치 관련 문의드립니다!!
1
104
2
Vivado 툴, 파일 질문드립니다!
1
164
2
9장 LED 점등 안됨
1
115
3
Edit in IP Packager 이후에
1
91
1
Fpga 로직
1
95
2
pmu-fw is not running
1
133
2
Create Project에 대해서 궁금해요
1
94
2
장치관리자 USB 포트
1
106
2
FPGA 7장 AXI_LITE I/F질문
1
93
1
bram mover에서 합성할때
1
82
2
타이밍 위반 질문
1
83
2





