10장 질문입니다
347
작성한 질문수 7
맛비님 강의 잘 듣고 있습니다.
10장에서 slv_reg 0하고 slv_reg 1만 쓰셨는데 (control과 status로)
0x04번지는 read로 사용하는 곳이라 주석처리한것은 이해가 되는데
slv_reg2랑 slv_reg3도 안쓰는것 아닌가요??
혹시 이부분은 왜 주석처리를 안하셨는지.. 이유가 있을까요? 단순히 궁금해서 질문드립니다!
답변 1
0
안녕하세요 :)
설계자의 마음대로다. 가 답이고요.
현강의에서의 설계자인 제가 R/W 를 전부 사용하게 하고 싶어서 주석처리를 안했습니다. (특별한.. 이유는 없습니다.)
질문자 님께서 "난 R 만 하게 할꺼야. 그래도 동작에 문제가 없어." 라고 하시면 주석처리 하셔도 됩니다.
즐공하세요 :)
HW가속기 설계에서 더 보완할 수 있는 방법이 있을까요?
1
10
2
UART0, 1 중 선택
1
64
2
datamoverbram모듈질문
1
67
2
vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.
1
104
2
vitis 설치 관련 질문 있습니다!
1
91
2
FPGA 공식문서 읽는법
1
104
2
보드 추가의 클릭창이 없습니다.
1
76
2
Edit in IP Packager에서 코드 수정 후 IP 수정하면 simulation에서 수정된 코드로 작동이 안됩니다
1
88
2
BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문
1
109
1
Vitis 코드 작성
1
131
2
vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.
1
299
3
[9장 led 점등 시간 제어 불가]
1
85
2
Platform Invalid 오류
1
155
3
WSL 설치 관련 문의드립니다!!
1
104
2
Vivado 툴, 파일 질문드립니다!
1
164
2
9장 LED 점등 안됨
1
115
3
Edit in IP Packager 이후에
1
91
1
Fpga 로직
1
95
2
pmu-fw is not running
1
133
2
Create Project에 대해서 궁금해요
1
94
2
장치관리자 USB 포트
1
106
2
FPGA 7장 AXI_LITE I/F질문
1
93
1
bram mover에서 합성할때
1
82
2
타이밍 위반 질문
1
83
2