inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 14장] FSM 을 이용한 BRAM Data Mover 모듈 설계 - 이론편

DPRAM 구현하고 핀 할당 방법 문의

651

jobaek78

작성한 질문수 9

1

안녕하십니까?

BRAM 영역에 DPRAM을 구현하고,

DPRAM의 왼쪽은 FPGA 외부와 인터페이스를 하고, 오른쪽은 FPGA 내부 PS영역에 연결하고 싶습니다.

이를 위한 PIN MAPPING 방법에 대해서 알고 싶습니다.

지금 영상을 보면서, DPRAM 구성을 해 보고 있는 상태입니다.

 

bram fpga dpram pin 임베디드 map

답변 1

0

설계독학맛비

안녕하세요 :)

우선 Chip to Chip 의 통신은 고려해야할 것이 많다 라고 답을 드리고 시작하겠습니다.

질문주신 부분은 가능하고요. 저도 해본적은 없기에 정확한 답변은 아니다 말씀드리고 시작하겠습니다.

일반적인 GPIO (General Purpose IO) 를 사용한다면, Clock Freq 를 낮춰서 사용해야합니다. (얼만큼? 은 직접확인하셔야 해요.)

답변의 요지는, 우리가 현재 Zybo 에서 사용중인 DDR I/F 는 고속의 I/F Pin + PCB 에 회로로 최적화 되어 있다는 점입니다. Chip to Chip 은 단순한 접근으로 바로 사용가능한 것들이 아니에요.

결론은..

고속의 BRAM 연결이 필요하다면, PIN 맵과 PCB 를 고려하자.

저속 (이거는 직접 Test 해보기. 실제로 이렇게 쓰진 않습니다.) 이라면 BRAM 의 Port 를 FPGA 외부 Pin 에 맵핑해서 사용. 참고로 BRAM 의 Data bit width 전부를 외부로 뽑는다면... Pin map 이 부족할 수 있을 것 같은데..;;;

다시 말씀드리지만 이렇게 사용하는 것을 본적이 없습니다.

즐공하세요 :)

UART0, 1 중 선택

1

51

2

datamoverbram모듈질문

1

63

2

vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.

1

96

2

vitis 설치 관련 질문 있습니다!

1

84

2

FPGA 공식문서 읽는법

1

95

2

보드 추가의 클릭창이 없습니다.

1

70

2

Edit in IP Packager에서 코드 수정 후 IP 수정하면 simulation에서 수정된 코드로 작동이 안됩니다

1

81

2

BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문

1

106

1

Vitis 코드 작성

1

130

2

vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.

1

290

3

[9장 led 점등 시간 제어 불가]

1

81

2

Platform Invalid 오류

1

146

3

WSL 설치 관련 문의드립니다!!

1

96

2

Vivado 툴, 파일 질문드립니다!

1

150

2

9장 LED 점등 안됨

1

110

3

Edit in IP Packager 이후에

1

82

1

Fpga 로직

1

89

2

pmu-fw is not running

1

127

2

Create Project에 대해서 궁금해요

1

89

2

장치관리자 USB 포트

1

98

2

FPGA 7장 AXI_LITE I/F질문

1

89

1

bram mover에서 합성할때

1

77

2

타이밍 위반 질문

1

78

2

rvalid 초기화

1

66

2