inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

vivado workshop - LUT 질문 있습니다

670

태엽

작성한 질문수 7

1

https://www.xilinx.com/support/university/vivado/vivado-workshops.html

맛비님이 추가로 공부할만한 사이트로 위의 vivado workshop - FPGA design flow using vivado - lab1과정을 진행하던 중에 궁금증이 생겼습니다.

간단한 LED와 BUTTON을 설정하는 lab입니다.

  1. code

위와 같은 lab1.v code를 사용하였습니다. 4개의 연산이 필요하여 4개의 lut가 생성될거라 생각했습니다.

  1. project summary

project summary 에서 lut = 3개가 나왔습니다.

  1. schematic

    schematic을 보면

    assign led[1] = btn[1] & ~btn[2];

    assign led[3] = btn[2] & btn[3];

    위 두 문장을 하나의 lut가 처리하는 것 같습니다.

    제 생각엔 2개의 lut가 필요한데 1개로 처리하는 이유가 무엇인가요?

    현업에선 위처럼 skillful하게 lut를 줄이는 일이 빈번하고 잘 알고있어야 하는 사항인가요?

여름이 슬슬 다 지나가는 것 같습니다. 좋은 하루 되세요 맛비님.

임베디드 fpga

답변 1

0

설계독학맛비

안녕하세요 :)

Code 상으로 "lut 를 1개로 처리한다", 이런식으로 deep 하게 코딩은 안하고요. 카르노 맵 (혹은 다른 방법이 있겠죠?) 에 의한 Tool 의 optimize 에 주로 맡겨서 상세하게는 저도 답변을 못드리겠어요.

빈번하고 잘 알고있어야하는가..? 의 제 답변은

알아두시면 나쁠것은 없지만, 설계할것이 산더미.. 인 상황이라면 크게 신경 못쓸 것 같습니다.

즐공하세요 :)

HW가속기 설계에서 더 보완할 수 있는 방법이 있을까요?

1

57

2

UART0, 1 중 선택

1

90

2

datamoverbram모듈질문

1

85

2

vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.

1

119

2

vitis 설치 관련 질문 있습니다!

1

112

2

FPGA 공식문서 읽는법

1

115

2

보드 추가의 클릭창이 없습니다.

1

85

2

Edit in IP Packager에서 코드 수정 후 IP 수정하면 simulation에서 수정된 코드로 작동이 안됩니다

1

99

2

BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문

1

118

1

Vitis 코드 작성

1

139

2

vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.

1

320

3

[9장 led 점등 시간 제어 불가]

1

93

2

Platform Invalid 오류

1

167

3

WSL 설치 관련 문의드립니다!!

1

116

2

Vivado 툴, 파일 질문드립니다!

1

180

2

9장 LED 점등 안됨

1

129

3

Edit in IP Packager 이후에

1

98

1

Fpga 로직

1

105

2

pmu-fw is not running

1

148

2

Create Project에 대해서 궁금해요

1

102

2

장치관리자 USB 포트

1

117

2

FPGA 7장 AXI_LITE I/F질문

1

95

1

bram mover에서 합성할때

1

88

2

타이밍 위반 질문

1

88

2