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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 18장] HW 가속기 설계 연습. 8b 곱셈 Core 설계 -이론 및 코드리뷰편

S_AXI address bus의 width에 관련한 질문입니다.

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- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)
- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요!
- 먼저 유사한 질문이 있었는지 검색해보세요.
- 서로 예의를 지키며 존중하는 문화를 만들어가요.
- 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

안녕하세요!

다름이 아니라  axi register를 4개에서 16개로 늘렸을 때 C_S_AXI_ADDR_WIDTH가 왜 6이 되는지 이해가 가지 않아 질문 남기게 되었습니다. 16개를 감당하기 위해서는 WIDTH가 2^4=16으로 4여야 한다고 생각하였습니다. 어느 부분에서 틀리게 생각하고 있는지 알려주시면 감사하겠습니다.

언제나 잘보고 있습니다. 

감사합니다 :)

 

답변 1

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안녕하세요 :)

2^6 = 64

2^4 = 16

즉, 16 개 이니 4 가 맞다고 생각한다, 라고 이해했어요 :)

하위 2 bit 는 안쓴다 의 의미를 이해하시면, 2^6 이 맞습니다.

해당 이야기는

[FPGA 7장] HW IP 를 제어하기 위한 AXI4-Lite Interface 이해하기 - 코드리뷰편

20분 10초 부터 확인해보세요. :)

 

address 가 가르킬 수 있는 reg 개수는

2^(6-2) = 16

2^(4-2) = 4

이렇게 되겠죠?!

 

 

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