안녕하세요, vitis로 만든 디지털 서킷을 칩으로 제작하는 과정이 궁금합니다.

Question

안녕하세요 수강중인 학생입니다. 저는 지금 연구실에 소속되어있고, 기존에 연구들은 Verilog를 이용해 디지털 블락을 만들고, PNR 한 뒤 케이던스에서 불러와 아날로그 블락과 함께 적절하게 합쳐진 뒤 칩으로 만들고 있습니다, 제가 궁금한 것은 이러한 강의에서 배운 것 처럼 HLS 를 하였을때, 어떤식으로 칩으로 구현이 가능한지 그 과정이 궁금합니다. 제가 만들고자 하는것은 ADC같은 아날로그 블락이 필요해서 케이던스로 제가 만든 디지털 블락을 가져오고 싶은데 혹시 관련하여 알려주실 수 있으신지 여쭈어봅니다.

설계독학맛비 · Answer

안녕하세요 :) 상세히 답변드리기 어려운 질문이라 판단히 됩니다. (배운 내용 외의 질문) 교수님께 여쭤보면서 하시는 것을 추천드려요. 강의 외적인 질문은 정중히 양해 말씀드립니다. https://www.inflearn.com/news/312949 저는 지금 연구실에 소속되어있고, 기존에 연구들은 Verilog를 이용해 디지털 블락을 만들고, PNR 한 뒤 케이던스에서 불러와 아날로그 블락과 함께 적절하게 합쳐진 뒤 칩으로 만들고 있습니다, 제가 궁금한 것은 이러한 강의에서 배운 것 처럼 HLS 를 하였을때, 어떤식으로 칩으로 구현이 가능한지 그 과정이 궁금합니다. 칩을 만드는 과정 (ASIC) , FPGA 설계 과정은 서로 달라요. 다음 링크 참고 부탁드립니다. http://www.jps-pcb.com/blog/What-is-the-Difference-Between-FPGA-and-ASIC.html 또한 Vitis HLS 로 만든 Verilog HDL 코드 전부를 ASIC 용으로 사용할 수 없다 말씀드립니다. ASIC 전용 HLS Tool 이 별도로 있습니다. (찾아보세요) 제가 만들고자 하는것은 ADC같은 아날로그 블락이 필요해서 케이던스로 제가 만든 디지털 블락을 가져오고 싶은데 혹시 관련하여 알려주실 수 있으신지 여쭈어봅니다. 가능합니다. 상세 방법은 직접 찾아보셔야 할 것 같아요. 큰 그림을 설명드립니다. 1. 아날로그 블럭의 ADC_Modeling.v. (실제 회로는 아님) 를 디지털 블럭의 Simulation 으로 검증합니다. 2. P&R 단계 에서 ADC_Modeling.v (Blackbox 모듈) 대신 케이던스 Tool (virtuoso 를 쓰셨나..?) 을 통해서 만드신 실제 Layout 을 대체 합니다. 즐공하세요 :)